So bewerten Sie das PCB Fertigungsrisiko anhand von PCB Design- und KiCad-Trends

Direkte Antwort

Bewerten Sie das Fertigungsrisiko von PCB, indem Sie Ihre Konstruktionsdateien anhand der Fertigungskapazitäten prüfen, bevor Sie ein RFQ senden. Überprüfen Sie Gerber-Layer, KiCad-Netzlisten, Stapelmaterialien und DFM-Einschränkungen, um fehlende Daten, Impedanzfehler und Abstandsverletzungen frühzeitig zu erkennen. Diese Überprüfung auf Dateiebene verhindert Fertigungsstopps, Neudrehungen und Montagefehler, die Kosten und Durchlaufzeiten in die Höhe treiben.

Warum Konstruktionsdateien die Hauptquelle für Fertigungsrisiken sind

PCB Das Fertigungsrisiko beginnt nicht in der Fabrik. Es beginnt in der Designumgebung, in der Gerber-Dateien, Netzlisten und Stapelnotizen generiert werden. Wenn diese Dateien Inkonsistenzen enthalten, muss der Hersteller Annahmen treffen. Annahmen führen zu Verzögerungen, Neudrehungen und Feldausfällen.

Zu den häufigsten Risiken auf Dateiebene gehören fehlende Lötmaskenschichten, inkonsistente Kupfergewichtszuweisungen, nicht verbundene Netze in der KiCad-Netzliste und Bohrdateien, die nicht mit den Pad-Positionen übereinstimmen. Eine Gerber-Überprüfung sollte sicherstellen, dass jede Schicht im Stapel über eine entsprechende Datei verfügt, dass der Platinenumriss geschlossen ist und sich auf der richtigen Schicht befindet und dass die Bohrdatei denselben Ursprung und dieselben Einheiten wie die Kupferschichten verwendet.

KiCad-Trends verstärken diese Risiken. Wenn Designs zu feineren BGAs und höheren Ebenenzahlen übergehen, steigt die Wahrscheinlichkeit eines subtilen Netzlisten- oder Footprint-Fehlers. Eine Netzliste, die die elektrische Regelprüfung in KiCad besteht, enthält möglicherweise immer noch eine Footprint-Pad-Größe, die nicht mit dem tatsächlichen Anschlussflächenmuster der Komponente übereinstimmt. Diese Nichtübereinstimmung tritt nur auf, wenn das Montagehaus versucht, das Teil zu platzieren.

Vergleichen Sie für einen praktischen Überprüfungsworkflow die KiCad-Netzliste mit den Gerber Kupferschichten. Stellen Sie sicher, dass jedes Netz in der Netzliste über mindestens eine Kupferverbindung auf der entsprechenden Ebene verfügt. Überprüfen Sie, ob Strom- und Erdungsnetze über ausreichend Kupferfläche für den erwarteten Strom verfügen. Wenn das Design mehrere Kupfergewichte verwendet, bestätigen Sie, dass die Dateiattribute Gerber mit den Stapelnotizen übereinstimmen. Eine 1-Unzen-Kupferschicht, die tatsächlich als 0,5-Unzen-Kupferschicht hergestellt wird, verändert die Impedanz und die Stromkapazität.

Stapelvalidierung anhand von Standardmaterialien

Der Aufbau ist das Rückgrat der Machbarkeit der Fertigung. Ein Aufbau, der in einem CAD-Tool vernünftig aussieht, lässt sich mit Standardlaminatmaterialien möglicherweise nicht erstellen. Validieren Sie den Stapel anhand der in IPC-4101 aufgeführten Materialien, bevor Sie Dateien an die Fabrik senden.

IPC-4101 definiert die Spezifikation für Basismaterialien, die in starren und mehrschichtigen Platinen verwendet werden. Wenn Sie ein Laminat angeben, bestätigen Sie, dass es unter IPC-4101 aufgeführt ist und dass der Hersteller dieses Material auf Lager hat oder beschaffen kann. Gängige Materialien wie FR-4, FR-4 mit hoher Tg und Polyimid sind weit verbreitet. Weniger gebräuchliche Materialien wie Rogers- oder Isola-Hochfrequenzlaminate erfordern möglicherweise längere Vorlaufzeiten oder Mindestbestellmengen.

Die dielektrische Dicke zwischen den Kupferschichten bestimmt die Impedanz. Wenn Ihr Design eine kontrollierte Impedanz vorsieht, muss der Aufbau den Zielimpedanzwert, die Referenzschicht und die Dielektrizitätskonstante des Materials enthalten. Ein häufiger Fehler besteht darin, einen Aufbau mit einer dielektrischen Dicke anzugeben, die mit Standard-Prepreg-Kombinationen nicht erreicht werden kann. Beispielsweise erfordert eine 50-Ohm-Single-Ended-Leiterbahn auf einer 0,062-Zoll-Platine typischerweise eine bestimmte dielektrische Dicke. Wenn der Aufbau eine Dielektrikumsdicke erfordert, die nicht mit einem Standard-Prepreg-Layup übereinstimmt, muss die Fabrik entweder den Aufbau anpassen oder den RFQ verwerfen.

Die Konsistenz des Kupfergewichts stellt ein weiteres Risiko einer Stapelung dar. Innere Schichten werden oft mit 0,5 oz oder 1 oz angegeben, während äußere Schichten 1 oz oder 2 oz wiegen können. Wenn das Design unterschiedliche Kupfergewichte auf verschiedenen Schichten verwendet, muss der Aufbau dies widerspiegeln. Ein Design, das 1 Unze Kupfer auf allen Schichten vorsieht, aber einen Kupferguss von 2 Unzen auf einer Innenschicht enthält, wird die DFM-Prüfung nicht bestehen.

Bei Starr-Flex-Designs ist die Stapelvalidierung komplexer. Das Material der Flexschicht, der Klebstofftyp und der Biegeradius wirken sich alle auf die Herstellbarkeit aus. Ein Starr-Flex-Aufbau, der die Dicke der Flexschicht oder des Deckschichtmaterials nicht berücksichtigt, führt beim Biegen zu Delamination oder Rissen. Überprüfen Sie das flexible Material anhand des Leistungsdatenblatts des Herstellers und fordern Sie eine Designprüfung an, wenn der Biegeradius eng ist.

DFM Prüfungen, die echte Fertigungsprobleme erkennen

Design for Manufacturability-Prüfungen (DFM) übersetzen Designregeln in Fertigungsbeschränkungen. Durch die Ausführung von DFM werden in KiCad oder einem separaten Tool vor dem Senden von Dateien an die Fabrik Probleme erkannt, die andernfalls zu Produktionsstopps führen würden.

Clearance ist die erste DFM-Prüfung, die ausgeführt wird. Stellen Sie sicher, dass der Abstand zwischen Kupferleiterbahnen, Pads und Durchkontaktierungen dem Mindestabstand des Herstellers entspricht. Für Standard-FR-4-Boards ist ein Abstand von 6 mil üblich. Bei BGAs mit feiner Teilung muss der Abstand zwischen den Pads möglicherweise 4 mil oder weniger betragen. Wenn das Design gegen die Abstandsregel verstößt, kann die Fabrik das Kupfer nicht zuverlässig ätzen und es kann zu Kurzschlüssen kommen.

Die Lochgröße ist die zweite kritische DFM-Prüfung. In der Bohrdatei müssen Lochgrößen angegeben werden, die der Bohrfähigkeit des Herstellers entsprechen. Ein mechanischer Bohrer von 0,2 mm ist üblich, ein Laserbohrer von 0,15 mm erfordert jedoch möglicherweise eine HDI Bearbeitung. Wenn das Design Durchkontaktierungen verwendet, die kleiner als die Standardfähigkeit des Herstellers sind, muss die Fertigung Laserbohren verwenden, was die Kosten und die Vorlaufzeit erhöht. Stellen Sie sicher, dass die Pad-Größe um jedes Via herum groß genug für die Bohrtoleranz ist. Eine Durchkontaktierung mit einem Pad, das nur 2 mil größer als die Bohrergröße ist, schlägt bei der Registrierung fehl.

Lötstopplacksplitter sind ein drittes DFM Risiko. Ein Lötstopplackstreifen ist ein schmaler Streifen Lötstopplack zwischen zwei Pads oder zwischen einem Pad und einer Leiterbahn. Wenn der Splitter zu schmal ist, kann sich die Lötstoppmaske während der Fertigung oder Montage ablösen. Die minimale Stegbreite der Lötstoppmaske beträgt typischerweise 3 bis 4 mil. Bei Fine-Pitch-BGAs muss die Lötmaskenöffnung um jedes Pad überprüft werden, um sicherzustellen, dass die Maske die Pad-Kante nicht bedeckt.

Die folgende Tabelle fasst die wichtigsten DFM-Prüfungen und die mit jedem Fehler verbundene Risikostufe zusammen.

KiCad-Designtrends und ihre Auswirkungen auf die Fertigung

KiCad-Designtrends wirken sich direkt auf das Fertigungsrisiko aus. Die Verlagerung hin zu BGAs mit feinerem Abstand, höherer Schichtanzahl und starr-flexiblen Designs führt zu neuen Fehlermodi, die bei älteren, einfacheren Designs weniger häufig vorkamen.

BGAs mit feinerem Rastermaß, z. B. Pakete mit 0,4 mm und 0,5 mm Rastermaß, erfordern eine genauere Bohrregistrierung und Genauigkeit der Lötmaske. Ein BGA mit einem Rastermaß von 0,4 mm hat eine Pad-Größe von etwa 0,2 mm und einen Abstand von 0,2 mm zwischen den Pads. Die Lötmaskenöffnung um jedes Pad herum muss präzise sein. Wenn die Maskenöffnung zu groß ist, bilden sich Lotbrücken zwischen benachbarten Pads. Wenn es zu klein ist, wird das Pad teilweise bedeckt und die Lötverbindung versagt. DFM Werkzeuge können die Lötmaskenöffnung anhand der Pad-Größe prüfen, aber das Design muss auch die Registrierungstoleranz der Fabrik berücksichtigen.

Höhere Schichtzahlen erhöhen das Risiko von Bohrregistrierungsfehlern. Eine 12-Lagen-Platte erfordert mehrere Laminierzyklen. Jeder Zyklus führt zu einer geringfügigen Fehlausrichtung von Schicht zu Schicht. Wenn das Design blinde oder vergrabene Vias verwendet, wird die Registrierungstoleranz noch enger. Ein blindes Via, das sein Zielpad auf einer Innenschicht verfehlt, erzeugt einen offenen Stromkreis, der bis zur elektrischen Prüfung schwer zu erkennen ist.

Starr-Flex-Designs erhöhen das Risiko der Materialauswahl und des Biegeradius. Die Flexschicht muss aus einem Material bestehen, das wiederholtem Biegen standhält, ohne zu reißen. Der Biegeradius muss groß genug sein, um eine Belastung der Kupferleiterbahnen zu vermeiden. Ein häufiger Fehler besteht darin, eine Starrflexplatine mit einem zu engen Biegeradius zu entwerfen, was dazu führt, dass das Kupfer nach einigen hundert Zyklen reißt. Im Fähigkeitsblatt des Herstellers sollte der minimale Biegeradius für das flexible Material angegeben sein.

Der Trend zu schnelleren digitalen Designs wirkt sich auch auf das Fertigungsrisiko aus. Kontrollierte Impedanzspuren erfordern eine präzise dielektrische Dicke und ein genaues Kupfergewicht. Wenn der Aufbau nicht anhand der Materialien des Herstellers validiert ist, kann die Impedanz um 10 % oder mehr abweichen. Bei Hochgeschwindigkeitsschnittstellen wie PCIe oder USB verursacht dieser Impedanzfehler Probleme mit der Signalintegrität, die nach dem Zusammenbau nur schwer zu beheben sind.

Weitere Informationen dazu, wie sich KiCad-Trends auf das Gesamtrisikobild auswirken, finden Sie unter How to Evaluate PCB Manufacturing Risk from EDA and KiCad Trends. In diesem Artikel werden die Entwurfsentscheidungen auf EDA-Ebene behandelt, die sich auf das Herstellungsrisiko auswirken.

RFQ Inhalte, die das Herstellungsrisiko reduzieren

Der RFQ ist der Vertrag zwischen Ihnen und dem Hersteller. Ein vollständiger RFQ reduziert das Risiko, indem er dem Fab alles gibt, was er braucht, um die Platine gleich beim ersten Mal richtig zu bauen. Ein unvollständiger RFQ zwingt die Fabrik dazu, Annahmen zu treffen, und in Annahmen lauert das Risiko.

Der RFQ sollte die vollständigen Gerber-Dateien, die KiCad-Netzliste und ein PDF des Schaltplans enthalten. Die Gerber-Dateien müssen alle Kupferschichten, Lötmaskenschichten, Siebdruckschichten und die Bohrdatei enthalten. Mithilfe der Netzliste kann die Fabrik nach der Fertigung einen elektrischen Test durchführen, um sicherzustellen, dass jedes Netz wie vorgesehen angeschlossen ist. Der Schaltplan bietet Kontext für die Entwurfsabsicht und hilft der Fabrik, potenzielle Probleme zu identifizieren.

Der Stapel muss im RFQ mit Kupfergewichten, dielektrischer Dicke und Materialtyp definiert werden. Wenn das Design eine kontrollierte Impedanz verwendet, geben Sie die Zielimpedanz, die Toleranz und die Referenzschicht für jedes Impedanznetz an. Eine Toleranz von ±10 % ist Standard, aber ±5 % sind mit einer strengeren Prozesskontrolle erreichbar. Geben Sie die Oberflächenbeschaffenheit an, z. B. HASL, ENIG oder OSP. Jede Oberfläche weist unterschiedliche Lötbarkeits- und Haltbarkeitseigenschaften auf.

Der RFQ sollte auch die Zielklasse IPC angeben. IPC-6012 definiert die Qualifikations- und Leistungsanforderungen für starre PCBs. Klasse 2 gilt für Standardprodukte und Klasse 3 für Produkte mit hoher Zuverlässigkeit. Wenn die Platine in einer medizinischen, Luft- und Raumfahrt- oder Automobilsicherheitsanwendung verwendet wird, geben Sie Klasse 3 an. Die Fabrik wird ihre Inspektionen und Tests entsprechend anpassen.

Der Status BOM ist ein wichtiger Teil des RFQ. Geben Sie an, ob der BOM vollständig ist, ob Teile eine lange Vorlaufzeit haben und ob Teile veraltet oder am Ende ihrer Lebensdauer sind. Wenn der BOM ein Teil enthält, das nicht mehr produziert wird, muss der Hersteller möglicherweise eine Alternative beschaffen oder das Design muss möglicherweise überarbeitet werden. Ein BOM mit einer Komponente mit langem Vorlauf kann die gesamte Baugruppe verzögern, also kennzeichnen Sie ihn frühzeitig.

Für das Montagerisiko sollte der RFQ die Anforderungen an das Schablonendesign und das Reflow-Profil enthalten. Eine zu dicke oder zu dünne Schablone beeinflusst das Lotpastenvolumen und damit die Qualität der Lötverbindung. Das Reflow-Profil muss zur Lotpaste und den thermischen Anforderungen des Bauteils passen. Wenn das Design eine Mischung aus großen und kleinen Komponenten umfasst, muss das Reflow-Profil beides berücksichtigen, ohne Tombstoning oder Kaltverbindungen zu verursachen.

Eine verwandte Ansicht zum baugruppenspezifischen Risiko finden Sie unter So bewerten Sie das SMT-Baugruppenrisiko anhand von PCB Design- und KiCad-Trends. Dieser Artikel konzentriert sich auf die Schablonen-, Reflow- und Platzierungsprobleme, die nach der Herstellung der unbestückten Platine auftreten.

Wann sollte der Hersteller frühzeitig einbezogen werden?

Die frühzeitige Einbindung des Herstellers ist der effektivste Weg, das Fertigungsrisiko zu reduzieren. Die Frage ist, wann eine frühzeitige Einbindung notwendig ist. Für einfache zweischichtige Platinen mit Standardmaterialien und ohne Impedanzanforderungen sind eine DFM-Prüfung und eine vollständige RFQ ausreichend. Bei komplexen Designs verhindert eine frühzeitige Einbindung kostspielige Neudrehungen.

Beziehen Sie den Hersteller frühzeitig ein, wenn das Design eine kontrollierte Impedanz mit engen Toleranzen verwendet. Die Fabrik muss die Zielimpedanz und die Toleranz kennen, um die richtige dielektrische Dicke und das richtige Kupfergewicht auszuwählen. Wenn der Entwurf einen Aufbau vorsieht, der mit Standardmaterialien nicht herstellbar ist, kann die Fabrik eine Alternative vorschlagen, bevor Sie sich auf den Entwurf festlegen.

Beziehen Sie den Hersteller frühzeitig ein, wenn das Design HDI oder eine hohe Ebenenanzahl verwendet. HDI Designs erfordern Laserbohren, sequentielles Laminieren und eine genauere Registrierung. Um den Fertigungsprozess planen zu können, muss die Fertigung die Durchkontaktierungsgrößen und die Anzahl der Schichten kennen. Eine 20-Lagen-Platine mit mehreren Blind- und Buried-Vias erfordert einen anderen Prozessablauf als eine Standard-4-Lagen-Platine.

Beziehen Sie den Hersteller frühzeitig ein, wenn der BOM lange Lieferzeiten oder veraltete Teile enthält. Die Fertigung kann die Komponentenverfügbarkeit prüfen und Alternativen vorschlagen, bevor Sie sich auf den Entwurf festlegen. Ein Teil mit einer Vorlaufzeit von 20 Wochen kann das gesamte Projekt verzögern. Die Fabrik verfügt möglicherweise über eine Liste bevorzugter Lieferanten, die einen Ersatz direkt vor Ort enthält.

Beziehen Sie den Hersteller frühzeitig für hochzuverlässige Anwendungen ein, für die IPC-6012 Klasse 3 gilt. Platinen der Klasse 3 erfordern engere Toleranzen, strengere Inspektionen und zusätzliche Tests. Die Fabrik muss die Zielklasse kennen, um ihre Prozess- und Inspektionsschritte planen zu können. Wenn es sich bei dem Entwurf um ein medizinisches Gerät oder eine Luft- und Raumfahrtanwendung handelt, muss die Fabrik möglicherweise auch eine Dokumentation zur Rückverfolgbarkeit bereitstellen.

Beziehen Sie bei Designs, bei denen nicht standardmäßige Materialien oder ungewöhnliche Oberflächenveredelungen verwendet werden, frühzeitig den Hersteller mit ein. Eine Platine, die Immersionssilber oder ENEPIG erfordert, benötigt möglicherweise einen anderen Prozessablauf als eine Standardplatine ENIG. Die Fabrik kann bestätigen, dass sie über die nötigen Kapazitäten verfügt und das Material verfügbar ist.

Eine umfassendere Übersicht darüber, wie sich Designtrends auf das Fertigungsrisiko auswirken, finden Sie unter How to Evaluate PCB Manufacturing Risk from Electrical Engineering and KiCad Trends. In diesem Artikel werden die elektrotechnischen Entscheidungen behandelt, die sich auf die Fertigungs- und Montageergebnisse auswirken.

Häufige Fehler und wie man sie vermeidet

Ingenieure machen vorhersehbare Fehler bei der Bewertung des Fertigungsrisikos. Am häufigsten wird davon ausgegangen, dass die Fabrik Konstruktionsfehler korrigiert. Diese Annahme ist unzuverlässig. Eine Fab wird einen kritischen Fehler melden, Ihr Board jedoch nicht neu gestalten. Kleinere Fehler können passieren und zu Ausfällen im Feld führen.

Ein weiterer häufiger Fehler ist das Ignorieren der Impedanztoleranz. Ein Design, das eine Impedanz von 50 Ohm ohne Toleranz vorgibt, gibt der Fabrik kein Ziel. Die Fabrik wird nach ihrem Standardprozess gebaut, der 50 Ohm ±15 % erzeugen kann. Für eine Hochgeschwindigkeitsschnittstelle ist diese Variante nicht akzeptabel. Geben Sie die Toleranz im RFQ an und überprüfen Sie, ob der Stapel diese erreichen kann.

Ein dritter Fehler ist die Verwendung von KiCad-Footprints mit falschen Pad-Größen. Die KiCad-Bibliothek enthält viele Standard-Footprints, aber nicht alle sind für jede Komponente genau. Ein Footprint mit einem für das Bauteil zu kleinen Pad führt zu einer schwachen Lötstelle. Ein zu großes Pad kann zu Lötbrücken führen. Überprüfen Sie den Footprint anhand des Komponentendatenblatts, bevor Sie Dateien an die Fabrik senden.

Ein vierter Fehler besteht darin, einen Aufbau anzugeben, der mit Standardmaterialien nicht herstellbar ist. Ein Design, das eine Dielektrikumsdicke von 0,4 mm zwischen zwei 1-Unzen-Kupferschichten erfordert, ist mit Standard-Prepreg möglicherweise nicht realisierbar. Die Fabrik muss den Aufbau anpassen, wodurch sich die Impedanz und die Platinendicke ändern. Validieren Sie den Stackup anhand des Fähigkeitsblatts des Herstellers, bevor Sie RFQ senden.

Ein fünfter Fehler besteht darin, das Problem mit den Lötstopplacksplittern zu ignorieren. Ein Design mit einem 3 mil dicken Lötstopplack zwischen zwei BGA Pads wird DFM scheitern. Bei dieser Breite kann die Fabrik die Lötstoppmaske nicht zuverlässig drucken. Die Maske löst sich ab oder lässt die Pads frei, wodurch Lötbrücken entstehen. Passen Sie den Polsterabstand oder die Maskenöffnung an, um den Mindestabstand des Herstellers einzuhalten.

> Practical note: Run a DFM check in KiCad before you export Gerbers. KiCad's built-in DRC catches clearance and hole size issues, but it does not catch solder mask slivers or stackup problems. Use a separate DFM tool or the manufacturer's free DFM checker to catch those issues before you send the RFQ.

Wie Omini die Risikominderung unterstützt

Omini fungiert als Fertigungspartner, der Ihre Designdateien vor der Fertigung überprüft. Wenn Sie einen vollständigen RFQ mit Gerbers, Netzliste, Stapel und BOM-Status senden, führt das Entwicklungsteam von Omini eine DFM-Überprüfung durch und markiert alle Probleme, bevor das Board in Produktion geht. Bei dieser Überprüfung werden fehlende Schichten, inkonsistente Kupfergewichte und Abstandsverletzungen erfasst, die andernfalls zu Produktionsstopps führen würden.

Für hochzuverlässige oder HDI-Designs bietet Omini während der RFQ-Phase eine Designüberprüfung an. Die Überprüfung orientiert sich an der IPC-6012-Klasse, den Testanforderungen und der Materialauswahl. Diese frühe Ausrichtung verringert das Risiko von Re-Spins und Feldausfällen. Bei Designs mit kontrollierter Impedanz validiert Omini den Aufbau anhand seines Materialbestands und bestätigt, dass die Zielimpedanz erreichbar ist.

Eine verwandte Perspektive darüber, wie sich Designautomatisierungstrends auf das Fertigungsrisiko auswirken, finden Sie unter How to Evaluate PCB Manufacturing Risk from Electronic Design Automation and Automotive Trends. Dieser Artikel behandelt die Automatisierung und branchenspezifische Faktoren, die Fertigungsentscheidungen beeinflussen.

Einen Vergleich mit einem anderen EDA-Tool finden Sie unter How to Evaluate PCB Manufacturing Risk from PCB Design and EasyEDA Trends. Dieser Artikel befasst sich mit demselben Risikobewertungs-Workflow aus der EasyEDA-Perspektive.

FAQ

Warum ist die Bewertung des PCB Fertigungsrisikos anhand von PCB Design- und KiCad-Trends wichtig?

PCB Das Herstellungsrisiko beginnt in den Designdateien. Fehlende oder inkonsistente Gerber-Daten, unklare Stapelnotizen und nicht validierte KiCad-Netzlisten können Produktionsstopps, Neudrehungen oder Feldausfälle erzwingen. Die Überprüfung dieser Dateien auf Fertigungsmöglichkeiten vor dem Senden eines RFQ ist die schnellste Möglichkeit, Kosten und Durchlaufzeit zu reduzieren.

Wo machen Ingenieure die größten Fehler bei der PCB Bewertung des Fertigungsrisikos?

Ingenieure gehen oft davon aus, dass die Fabrik Konstruktionsfehler korrigieren wird, aber das ist keine zuverlässige Strategie. Zu den häufigsten Fehlern gehört das Ignorieren der Impedanztoleranz für Netze mit kontrollierter Impedanz, die Angabe eines Aufbaus, der mit Standardmaterialien nicht herstellbar ist, und die Verwendung von KiCad-Footprints mit falschen Pad-Größen für die eigentliche Komponente. Diese Fehler äußern sich in Fertigungsverzögerungen oder Montagefehlern.

Wie kann ich das Herstellungsrisiko PCB überprüfen, bevor ich einen Prototypenauftrag erteile?

Führen Sie vor dem Senden von Dateien eine DFM-Prüfung in KiCad oder einem separaten Tool durch, um Abstand, Kupfergewicht und Lochgrößen zu überprüfen. Vergleichen Sie dann den Aufbau und die Oberflächenbeschaffenheit mit dem Fähigkeitsblatt des Herstellers. Bestätigen Sie bei hochzuverlässigen Platinen, dass das Laminatmaterial IPC-4101 aufgeführt ist und dass das Herstellungsqualifikationsziel IPC-6012 Klasse 2 oder Klasse 3 ist.

Welche Informationen sollte ich in einen RFQ aufnehmen, um das Herstellungsrisiko von PCB zu reduzieren?

Ihr RFQ sollte die vollständigen Gerber-Dateien, die KiCad-Netzliste, ein PDF des Schaltplans, einen definierten Aufbau mit Kupfergewichten und dielektrischer Dicke, die erforderliche Oberflächenbeschaffenheit, Impedanzanforderungen und die Zielklasse IPC enthalten. Geben Sie außerdem den BOM-Status an, einschließlich aller Teile mit langer Vorlaufzeit oder veralteter Teile, damit der Hersteller die Montage planen kann.

Wie wirken sich KiCad-Designtrends auf das Fertigungsrisiko aus?

KiCad-Trends wie die Umstellung auf BGAs mit feinerem Rastermaß und höhere Lagenzahlen erhöhen das Risiko von Bohrregistrierungen und Lötstopplacksplittern. Der Trend zu Starr-Flex-Designs erhöht die Risiken hinsichtlich des Biegeradius und der Materialauswahl. Nutzen Sie die DFM-Regeln des Herstellers und fordern Sie eine Designprüfung an, bevor Sie sich zu einem Prototypenlauf verpflichten.

Wann sollte ich während der Entwurfsphase den PCB-Hersteller kontaktieren?

Wenn das Design eine kontrollierte Impedanz, eine enge Impedanztoleranz oder eine hohe Schichtanzahl HDI verwendet, beziehen Sie den Hersteller frühzeitig ein. Beziehen Sie sie auch ein, wenn der Aufbau nicht dem Standard entspricht, wenn der BOM Teile mit langen Vorlaufzeiten enthält oder wenn die Platine in einer hochzuverlässigen Anwendung verwendet wird, für die IPC-6012 Klasse 3-Anforderungen gelten.