So bewerten Sie das Fertigungsrisiko von PCB anhand von EDA- und KiCad-Trends

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EDA- und KiCad-Trends zeigen die Designkomplexität, die sich direkt auf das Fertigungsrisiko auswirkt. Um sie zu bewerten, müssen daher vor der Veröffentlichung der Aufbau, die Leiterbahngeometrie, der Durchkontaktierungsstil und die Dateiausgaben mit den angegebenen Fähigkeiten Ihres Herstellers verglichen werden. Der Wandel hin zu feineren Abständen, HDI-Funktionen und impedanzgesteuertem Routing in Open-Source-Tools spiegelt das wider, was Hersteller in den eingehenden Daten sehen. Wenn Sie diese Trends frühzeitig lesen, können Sie Herstellbarkeitsprobleme erkennen, während das Design noch bearbeitet werden kann, und nicht erst nach der Gerber-Generierung.

Warum EDA- und KiCad-Trends für das Fertigungsrisiko wichtig sind

KiCad und andere EDA-Tools haben sich von Hobby-Dienstprogrammen zu seriösen Designplattformen entwickelt, die in der Lage sind, komplexe Platinen mit vielen Schichten zu erstellen. Diese Entwicklung verändert das Risikoprofil für Hersteller, da Designdateien jetzt Funktionen enthalten, die früher teuren kommerziellen Toolchains vorbehalten waren. Wenn Ingenieure neuere EDA-Funktionen einführen, stellen sie sich oft gleichzeitig neuen Herausforderungen in der Fertigung.

Der wichtigste Zusammenhang besteht darin, dass EDA-Tools die Designregeln, den Stapelaufbau und die Ausgabedateien definieren, die zu Fertigungseingaben werden. Ein Trend zu kleineren Leiterbahnbreiten in KiCad-Projekten führt beispielsweise direkt zu engeren Toleranzen auf dem Fertigungsboden. Ebenso signalisiert die zunehmende Verwendung von Blind- und Buried-Vias in Open-Source-Designs eine Verlagerung hin zur HDI-Fertigung, die ein höheres Risiko birgt als reine Durchgangslochplatinen.

Wenn Sie diese Trends verstehen, können Sie vorhersehen, wo Herstellungsprobleme wahrscheinlich auftreten werden. Wenn Ihre EDA-Bibliothek standardmäßig einen Leiterbahnabstand von 0,2 mm vorgibt, Ihr Hersteller jedoch einen Mindestabstand von 0,15 mm vorgibt, haben Sie einen Spielraum. Wenn Ihr Design 0,1 mm überschreitet, besteht ein Risiko. Die Trendlinie ist wichtig, weil sie Ihnen sagt, ob sich Ihr Design dem Rand des Leistungsbereichs Ihres Herstellers nähert oder sich davon entfernt.

Einen umfassenderen Vergleich darüber, wie sich verschiedene EDA-Ökosysteme auf das Fertigungsrisiko auswirken, finden Sie unter How to Evaluate PCB Manufacturing Risk from PCB Design and EasyEDA Trends.

Designdateien als Risikoindikatoren lesen

Die Konstruktionsdateien, die Sie an einen Hersteller senden, enthalten die vollständige Darstellung Ihres Fertigungsrisikos. Die Frage ist, ob Sie wissen, wie man sie liest. Gerber-Dateien, ODB++ und native EDA-Dateien weisen alle unterschiedliche Detailebenen auf, und jedes Format hat sein eigenes Risikoprofil.

Stackup-Definition

Der Stackup ist der wichtigste Risikoindikator in Ihren Designdaten. Es definiert die Anzahl der Schichten, das Kupfergewicht, die dielektrische Dicke und den Materialtyp. Ein Design, das 1 Unze Kupfer auf allen Schichten mit FR-4 TG170 vorschreibt, ist ein anderer Herstellungsvorschlag als eines, das 0,5 Unzen Innenschichten mit 2 Unzen Außenschichten für Hochstrompfade mischt.

Zu den häufigsten Stackup-Fehlern gehören:

• Verwendung des Standardstapels des EDA-Tools ohne Überprüfung der Materialverfügbarkeit
• Angabe impedanzkontrollierter Schichten ohne eindeutige Definition der Referenzebenen
• Mischen von dielektrischen Dicken, die nicht standardmäßige Prepreg-Kombinationen erfordern
• Vergessen, die Dicke der Lötstoppmaske bei der Impedanzberechnung zu berücksichtigen

Der Stackup bestimmt auch die Kosten. Ein standardmäßiger FR-4-Stackup mit vier Schichten ist ein Standardprodukt. Ein 12-Lagen-Aufbau mit mehreren impedanzkontrollierten Abschnitten und gemischten Materialien ist eine Sonderanfertigung. Das Risiko skaliert mit der Anzahl der Variablen, die von der üblichen Herstellungspraxis abweichen.

Spurbreite und -abstand

In der Spurgeometrie werden Designtrends zur Realität der Fertigung. Die Standard-Designregeln von KiCad wurden im Vergleich zu den letzten Versionen verschärft, was den allgemeinen Trend der Branche hin zu dichteren Designs widerspiegelt. Aber was im EDA-Tool funktioniert, funktioniert nicht immer in der Fabrik.

Mindestleiterbahnbreite und -abstand sind nicht nur Designbeschränkungen; Sie sind Produktionsertragsfaktoren. Eine 0,1-mm-Leiterbahn auf einem Standardkupfergewicht ist herstellbar, erfordert jedoch eine strengere Prozesskontrolle als eine 0,2-mm-Leiterbahn. Das Risiko ist nicht binär; Es handelt sich um einen Gradienten, der vom Kupfergewicht, den Ätzfaktoren und der Prozessfähigkeit des Herstellers abhängt.

Überprüfen Sie bei der Bewertung des Spurenrisikos Folgendes:

• Ob die minimale Leiterbahnbreite in Ihrem Design mit der vom Hersteller angegebenen Leistungsfähigkeit übereinstimmt
• Gibt an, ob in Bereichen, in denen Kupfergüsse spitze Winkel erzeugen, Abstandsverletzungen vorliegen
• Ob der Differentialpaarabstand über die gesamte Route beibehalten wird
• Ob das Design Halsausschnitte verwendet, die lokale Minima erzeugen

Über Stil und Dichte

Via Selektion ist ein wichtiges Risikounterscheidungsmerkmal. Durchgangslöcher sind die Option mit dem geringsten Risiko, da sie in einem Standardprozess gebohrt und plattiert werden. Blinde und vergrabene Vias erfordern eine sequenzielle Laminierung, wodurch Prozessschritte und Fehlerstellen hinzukommen. Mikrovias im Bereich von 0,075–0,1 mm erfordern Laserbohren und präzise Registrierung.

Der Trend in KiCad und anderen EDA-Tools geht dahin, mehr Via-Typen in den Designregeln zu unterstützen. Das ist gut für die Designflexibilität, aber schlecht für das Herstellungsrisiko, wenn der Designer die Auswirkungen nicht versteht. Ein Design, das 200 Blind Vias pro Quadratzoll verwendet, stellt eine andere Herstellungsherausforderung dar als eines, das 50 Durchgangslöcher im gleichen Bereich verwendet.

Über zu bewertende Risikofaktoren:

• Via-Aspektverhältnis (Bohrtiefe dividiert durch Durchmesser)
• Ob Vias gefüllt oder gezeltet sind
• Via-in-Pad-Anforderungen für BGAs
• Die Anzahl der erforderlichen aufeinanderfolgenden Laminierungszyklen

DFM Prüft die Daten Gerber und ODB++

Design for Manufacturability (DFM)-Analyse ist die Brücke zwischen EDA-Daten und der Fertigungsrealität. Durch die Durchführung von DFM-Prüfungen an Ihren Gerber- oder ODB++-Dateien werden Probleme erkannt, bevor sie zu Herstellungsproblemen werden. Der Schlüssel liegt darin, zu wissen, welche Prüfungen wichtig sind und wie die Ergebnisse zu interpretieren sind.

Kritische DFM Prüfungen

Das Tool DFM markiert Verstöße, Sie müssen sie jedoch im Kontext interpretieren. Eine einzelne Verletzung der Leiterbahnbreite in einem unkritischen Bereich ist ein geringfügiges Problem. Der gleiche Verstoß über 500 Netze hinweg ist ein entwurfsweites Problem, das darauf hindeutet, dass Ihre Entwurfsregeln nicht mit den Fähigkeiten Ihres Herstellers übereinstimmen.

Gerber vs. ODB++ Risiko

Gerber-Dateien sind der Industriestandard, weisen jedoch Einschränkungen auf. Sie stellen im Wesentlichen eine 2D-Darstellung jeder Schicht dar, was bedeutet, dass der Hersteller den Aufbau anhand separater Dateien und Dokumentationen rekonstruieren muss. ODB++ enthält mehr Informationen, einschließlich Netzlistendaten, Komponentenplatzierung und BOM-Informationen, wodurch das Risiko einer Fehlinterpretation verringert wird.

Der praktische Unterschied besteht darin, dass ODB++ automatisierte DFM-Prüfungen ermöglicht, die die Entwurfsabsicht und nicht nur die Kupfergeometrie überprüfen. Beispielsweise kann ODB++ prüfen, ob die Netzliste im Entwurf mit der Netzliste in den Fertigungsdaten übereinstimmt, und so Konnektivitätsfehler erkennen, die bei nur Gerber-Überprüfungen übersehen werden.

Wenn Sie Gerber-Dateien senden, fügen Sie eine übersichtliche Stapelzeichnung und eine Netzlistendatei bei. Wenn Sie ODB++ senden, stellen Sie sicher, dass der Export alle Ebenen umfasst und dass die Komponentenplatzierung mit BOM übereinstimmt. Der zusätzliche Aufwand verringert das Risiko, dass der Hersteller die falsche Platine baut.

Materialauswahl in der EDA-Bibliothek

Die Materialien, die Sie in Ihrer EDA-Bibliothek auswählen, wirken sich auf die Zuverlässigkeit aus und kosten mehr, als die meisten Ingenieure erwarten. Der Bibliotheksteil ist nicht nur ein Fußabdruck; Es enthält Annahmen über das Laminat, das Kupfergewicht und die Oberflächenbeschaffenheit, die bei der Herstellung verwendet werden.

Risiko der Laminatauswahl

FR-4 ist das Standardmaterial in den meisten EDA-Bibliotheken, aber nicht alle FR-4 sind gleich. IPC-4101 definiert mehrere Spezifikationsblätter für gewebte glasfaserverstärkte Laminate, und die Unterschiede sind für das Herstellungsrisiko von Bedeutung. Ein Standard-FR-4 mit einem TG von 130 °C ist für einfache Platinen in Ordnung, aber ein Design, das hohen Betriebstemperaturen ausgesetzt ist, erfordert ein Material mit höherem TG, um eine Delaminierung zu verhindern.

Das Risiko entsteht durch Bibliotheksteile, die einen generischen FR-4 angeben, ohne die Anwendung zu berücksichtigen. Wenn Ihr Entwurf einen Leistungswandler vorsieht, der bei einer Umgebungstemperatur von 100 °C betrieben wird, reicht der Standard FR-4 in Ihrer Bibliothek möglicherweise nicht aus. Die Materialwahl stellt ein Zuverlässigkeitsrisiko dar und ist nicht nur eine Kostenerwägung.

Kupfergewicht und Oberflächenbeschaffenheit

Das Kupfergewicht ist ein weiterer Bibliotheksparameter, der Auswirkungen auf die Herstellung hat. Standardmäßig ist 1 Unze Kupfer die Basis, aber Designs mit Hochstrompfaden benötigen möglicherweise 2 Unzen oder 3 Unzen Kupfer auf bestimmten Schichten. Der Übergang von 1 Unze zu 2 Unzen Kupfer verändert die Ätzeigenschaften und die minimale Leiterbahnbreite, die zuverlässig hergestellt werden kann.

Die Oberflächenbeschaffenheit wird häufig in den Fertigungshinweisen und nicht in der EDA-Bibliothek angegeben, sollte jedoch beim Entwurf berücksichtigt werden. HASL ist die kostengünstigste Option, weist jedoch Einschränkungen hinsichtlich der Ebenheit für Fine-Pitch-Komponenten auf. ENIG bietet eine flache Oberfläche für BGAs, verursacht jedoch zusätzliche Kosten. Die Wahl wirkt sich sowohl auf die Montageausbeute als auch auf die langfristige Zuverlässigkeit aus.

Weitere Informationen darüber, wie sich Materialtrends auf Fertigungsentscheidungen auswirken, finden Sie unter So bewerten Sie das Materialrisiko von PCB durch PCB-Herstellung und PTFE-Trends.

Praxisbeispiel: Evaluierung eines KiCad-Designs vor der Veröffentlichung

Betrachten Sie ein praktisches Beispiel, um diese Konzepte miteinander zu verbinden. Ein Designteam arbeitet an einer Sensorschnittstellenplatine in KiCad. Die Platine besteht aus 6 Schichten, hat eine Dicke von 0,8 mm und einen BGA mit einem Abstand von 0,5 mm auf der Oberseite. Das Design verwendet eine Leiterbahnbreite von 0,1 mm für den BGA-Fanout und geht für den Rest des Routings auf 0,15 mm über.

Die Risikobewertung sollte wie folgt ablaufen:

1. Check the stackup: The 0.8 mm thickness with 6 layers means thin dielectrics. Verify that the dielectric thickness between signal layers and reference planes supports the impedance requirements. Check whether the material is standard FR-4 or a higher-performance laminate.

2. Check the BGA fanout: A 0.5 mm pitch BGA requires via-in-pad or very fine trace routing. Verify that the vias are filled and plated to prevent solder wicking. Check the annular ring on the BGA pads against the manufacturer's capability.

3. Check the trace width transition: The transition from 0.1 mm to 0.15 mm trace width is a potential etch risk. Verify that the transition is gradual and that there are no acute angles that could cause etch undercut.

4. Run DFM on the Gerber files: Generate the Gerber files and run a DFM check. Look for spacing violations, annular ring issues, and copper-to-edge clearance problems. Review the solder mask layer for slivers between fine-pitch pads.

5. Review the BOM for component availability: Check that the BGA and other critical components are available and have alternates. A component that is out of stock can delay the build and force a redesign.

Diese Auswertung dauert etwa eine Stunde, kann aber wochenlange Nacharbeit bei der Fertigung einsparen. Der Schlüssel besteht darin, dies zu tun, bevor die Dateien an den Hersteller gesendet werden, und nicht, nachdem der erste Build fehlgeschlagen ist.

Häufige Fehler bei der Bewertung des Fertigungsrisikos

Ingenieure machen vorhersehbare Fehler bei der Bewertung des Fertigungsrisikos anhand von EDA-Daten. Das Erkennen dieser Muster hilft Ihnen, sie zu vermeiden.

Stackup wird ignoriert

Der häufigste Fehler besteht darin, den in der EDA-Datei definierten Stackup zu ignorieren. Viele Ingenieure konzentrieren sich auf das Routing und die Komponentenplatzierung und behandeln den Aufbau als Fertigungsdetail. Der Aufbau bestimmt jedoch die Impedanz, die Anzahl der Schichten und die Materialkosten. Ein Design, das einen 4-Lagen-Aufbau vorsieht, obwohl ein 2-Lagen-Design funktionieren würde, zahlt sich durch unnötige Komplexität bei der Herstellung aus.

Standard-Designregeln verwenden

KiCad und andere EDA-Tools werden mit konservativen Standardentwurfsregeln ausgeliefert. Wenn Sie diese Standardeinstellungen verwenden, ohne sie an die Fähigkeiten Ihres Herstellers anzupassen, entstehen zwei Probleme. Erstens ist das Design möglicherweise zu stark eingeschränkt, wodurch die Verlegung schwieriger als nötig wird. Zweitens ist das Design möglicherweise nicht für den tatsächlichen Prozess des Herstellers optimiert, sodass die Leistung auf dem Spiel steht.

Der bessere Ansatz besteht darin, die Designregeldatei des Herstellers anzufordern und sie in Ihr EDA-Tool zu importieren. Dadurch wird sichergestellt, dass Ihre Designregeln von Anfang an mit dem Fertigungsprozess übereinstimmen.

Gerber-Ausgaben werden nicht überprüft

Gerber Die Generation ist der Punkt, an dem die Entwurfsabsicht zur Fertigungsrealität wird. Fehler beim Gerber-Export können dazu führen, dass Platinen nicht zum Design passen. Häufige Probleme sind fehlende Schichten, falsche Kupferabstände und eine falsche Ausrichtung der Lötmaske. Durch die Durchführung einer DFM-Prüfung der Gerber-Dateien werden diese Probleme vor der Herstellung erkannt.

Bibliotheksteilgenauigkeit wird ignoriert

EDA-Bibliotheksteile können Fehler in den Footprint-Abmessungen, der Pad-Platzierung oder der Siebdruckkontur enthalten. Ein Bibliotheksteil, das um 0,1 mm versetzt ist, kann bei Komponenten mit feinem Rastermaß zu Montageproblemen führen. Stellen Sie sicher, dass die Bibliotheksteile mit dem Komponentendatenblatt übereinstimmen, insbesondere bei neuen oder weniger verbreiteten Teilen.

Den BOM vergessen

Der BOM ist Teil des Fertigungsdatenpakets und birgt ein eigenes Risiko. Ein BOM mit veralteten Teilenummern, fehlenden Alternativen oder falschen Mengen kann den Build verzögern. Überprüfen Sie den BOM auf Vollständigkeit und Richtigkeit, bevor Sie ihn an den Hersteller senden.

Was in einem RFQ enthalten sein sollte, um das Risiko zu reduzieren

Der RFQ ist Ihre Gelegenheit, dem Hersteller alles zu geben, was er zur Risikobewertung und zum korrekten Aufbau der Platine benötigt. Ein vollständiger RFQ reduziert Missverständnisse und Nacharbeit.

Erforderliche RFQ-Informationen

• Vollständige Designdateien: Gerber, ODB++ oder native EDA-Dateien
• Detaillierter Aufbau: Schichtanzahl, Materialtyp, Kupfergewicht, dielektrische Dicke
• BOM mit Teilenummern, Mengen und Alternativen
• Besondere Anforderungen: Impedanzkontrolle, Oberflächenbeschaffenheit, kontrollierte Tiefenbohrung
• Vorgesehene Einsatzumgebung: Betriebstemperatur, Vibration, Luftfeuchtigkeit

Die vorgesehene Einsatzumgebung wird oft übersehen, ist aber für die Zuverlässigkeitsbewertung von entscheidender Bedeutung. An eine Platine für ein Verbrauchergerät werden andere Anforderungen an die Zuverlässigkeit gestellt als an eine Platine für ein industrielles Steuerungssystem. Der Hersteller kann Material- und Oberflächenänderungen empfehlen, wenn er die Anwendung versteht.

Wann ist der Hersteller einzubeziehen?

Beziehen Sie den Hersteller frühzeitig ein, wenn Ihr Design die Grenzen der Standardfähigkeit überschreitet. Dazu gehören Designs mit:

• Fine-Pitch BGAs unter 0,4 mm Pitch
• Hohe Schicht zählt über 12 Schichten
• Gemischte Materialien oder exotische Laminate
• Impedanzkontrolle mit engen Toleranzen
• Hochstrompfade, die schweres Kupfer erfordern

Der Hersteller kann Ihnen Designhinweise geben, die das Risiko reduzieren, bevor Sie sich auf ein endgültiges Layout festlegen. Dies ist besonders wertvoll für Designs, die neuere EDA-Funktionen oder nicht standardmäßige Materialien verwenden.

Informationen zu montagebezogenen Risikofaktoren, die mit Ihren Konstruktionsdaten interagieren, finden Sie unter So bewerten Sie das SMT-Montagerisiko aus PCB-Herstellungs- und erneuerbaren Energietrends und So bewerten Sie das SMT-Montagerisiko aus PCB-Herstellungs- und Beschaffungstrends.

Weitere Überlegungen zur Verpackung, die sich auf das thermische Risiko und das Montagerisiko auswirken, finden Sie unter So bewerten Sie das Montagerisiko von SMT durch FOPLP und thermische Verarbeitungstrends.

Zusammenarbeit mit einem Fertigungspartner

Die Beziehung zwischen Designdaten und Herstellungsrisiko ist nicht statisch. EDA-Tools entwickeln sich weiter, Herstellungsprozesse verbessern sich und die Komponentenverfügbarkeit ändert sich. Ein Fertigungspartner wie Omini kann Ihnen bei der Bewältigung dieser Veränderungen helfen, indem er aktuelle Leistungsdaten, DFM Feedback und Materialempfehlungen bereitstellt.

Die praktische Erkenntnis ist, dass die Bewertung des Fertigungsrisikos anhand von EDA- und KiCad-Trends ein systematischer Prozess ist. Es beginnt damit, zu verstehen, was Ihre Designdaten über die Komplexität aussagen, geht weiter mit DFM-Prüfungen, die Probleme vor der Fertigung erkennen, und endet mit einem vollständigen RFQ, der dem Hersteller alles gibt, was er braucht.

> Practical note: When your design uses a feature that is near the manufacturer's stated limit, ask for a capability confirmation before releasing the files. A quick email with the specific design rule and a screenshot of the affected area can prevent a costly build failure.

Das Ziel besteht nicht darin, alle Risiken auszuschließen; das ist unmöglich. Das Ziel besteht darin, die wesentlichen Risiken zu identifizieren, ihre Auswirkungen zu quantifizieren und fundierte Entscheidungen darüber zu treffen, ob man sie akzeptiert oder sie umgestaltet. EDA- und KiCad-Trends liefern Ihnen die Daten, die Sie benötigen, um diese Entscheidungen sicher zu treffen.

> Engineering handoff note: How to Create a PCB from a Schematic before the release package is frozen.