IC-Gehäusetypen und wie IC-Gehäusetechniken bei der PCB Miniaturisierung helfen

Direkte Antwort

IC-Gehäusetypen bestimmen, wie viel Platinenfläche ein integrierter Schaltkreis einnimmt und wie dicht Signale um ihn herum geleitet werden können. Kleinere Pakete wie BGA, CSP und WLCSP verkleinern die Grundfläche, erfordern jedoch engere PCB Fertigungstoleranzen, feinere Leiterbahnbreiten und erweiterte Montageprozesse. Das Verständnis der Gehäusegeometrie, des thermischen Verhaltens und der Routing-Einschränkungen zu Beginn des Entwurfs verhindert Re-Spins und Verluste bei der Baugruppenausbeute.

Warum die Auswahl von IC-Gehäusen ein PCB Miniaturisierungshebel ist

Das Paket ist die physische Schnittstelle zwischen dem Siliziumchip und dem PCB. Es wandelt den feinen Abstand der Bondpads des Chips in eine größere, herstellbare Grundfläche um, die auf die Platine gelötet werden kann. Der Gehäusetyp steuert direkt die XY-Abmessungen, die Abstandshöhe, den Wärmepfad und die elektrischen Parasiten der Komponente. Wenn Sie das Paket verkleinern, verkleinern Sie den für diese Funktion benötigten PCB-Bereich, verlagern aber auch die Komplexität in die Leiterplattenfertigung und die Montagelinie.

Bei der PCB-Miniaturisierung ist der relevante Vergleich nicht nur die Paketgröße, sondern die gesamte geroutete Fläche um das Paket herum. Ein Paket mit einem feinen Ball-Pitch mag klein sein, aber wenn der PCB keine Leiterbahnen zwischen Bällen ohne blinde Vias oder Via-In-Pads leiten kann, vergrößert sich die effektive Platinenfläche. Daher muss die Paketauswahl zusammen mit der Stapelplanung, der Strategie und der Wahl der Oberflächenbeschaffenheit erfolgen.

Through-Hole-Pakete: Die Basislinie

Durchkontaktierungspakete wie DIP-, SIP- und PGA-Montagekomponenten durch Einführen von Leitungen in plattierte Löcher. Sie sind mechanisch stabil und lassen sich leicht von Hand zusammenbauen oder nachbearbeiten, beanspruchen jedoch beide Seiten der Platine: die Komponentenseite und die Lötseite. Die Löcher selbst blockieren die Routing-Kanäle auf den inneren Schichten, was eine erhebliche Beeinträchtigung der Miniaturisierung darstellt. Bei den meisten neuen Designs sind Durchsteckgehäuse auf Steckverbinder, Elektrolytkondensatoren, Relais und stark beanspruchte mechanische Montagepunkte beschränkt.

Oberflächenmontierte Pakete: Das Arbeitstier

Pakete mit oberflächenmontierter Technologie (SMT) machen Durchgangslöcher überflüssig und bieten Platz für Komponenten auf beiden Seiten der Platine. Zu den gängigen Typen gehören:

• SOIC (Small Outline IC): Gull-Wing-Anschlüsse auf zwei Seiten. Einfache Inspektion und Nacharbeit. Mäßiger Platzbedarf.
• QFP (Quad Flat Pack): Leitungen auf allen vier Seiten. Höhere Pinanzahl als SOIC. Feinsteigung bis 0,4 mm.
• QFN (Quad Flat No-Lead): Freiliegendes Pad auf der Unterseite für thermische und elektrische Erdung. Keine hervorstehenden Leitungen, daher ist der Platzbedarf kleiner als bei QFP bei gleicher Pinanzahl.
• PLCC (Plastic Leaded Chip Carrier): J-Leitungen unter dem Gehäuse gefaltet. Selten in neuen Designs, aber immer noch in älteren Systemen zu finden.

QFN-Gehäuse kommen besonders häufig in kompakten Designs vor, da das freiliegende Pad einen direkten Wärmepfad zum PCB-Kupfer bietet. Aufgrund des Fehlens von Anschlüssen ist die Inspektion der Lötstellen jedoch auf den Umfang des Gehäuses beschränkt, und im mittleren Pad können Hohlräume entstehen, die die Wärmeleistung beeinträchtigen.

Chip-Scale-Packages und Wafer-Level-Packaging

Chip-Scale-Packages (CSP) sind als Packages definiert, deren Fläche nicht mehr als das 1,2-fache der Fläche des Chips beträgt. Es handelt sich im Wesentlichen um einen Chip mit einer Umverteilungsschicht und direkt daran befestigten Lotkugeln. Wafer-Level-Chip-Scale-Packages (WLCSP) gehen noch einen Schritt weiter: Das Package wird vor dem Dicing auf Wafer-Ebene aufgebaut, sodass kein herkömmlicher Leadframe oder Substrat vorhanden ist.

WLCSP-Pakete bieten den kleinsten Platzbedarf pro Funktion, führen jedoch zu bestimmten Einschränkungen:

• Die Lotkugeln befinden sich direkt auf dem Chip, daher muss die Nichtübereinstimmung des Wärmeausdehnungskoeffizienten (CTE) zwischen Silizium und PCB beachtet werden. Dies erfordert normalerweise einen dickeren PCB-Kern oder die Verwendung von Materialien mit niedrigem WAK.
• Der Ballabstand kann bis zu 0,3 mm betragen, was Via-in-Pad, Mikrovias und lasergebohrte Blindvias für den Fan-Out erfordert.
• Die Rückseite des Chips liegt frei, daher sind bei der Handhabung und Platzierung sorgfältige Pick-and-Place-Werkzeuge erforderlich, um Risse am Chip zu vermeiden.

Ein praktisches Beispiel: Ein WLCSP mit 0,4 mm Pitch und 48 Kugeln darf nur 2,5 mm × 2,5 mm belegen. Um alle 48 Signale herauszuleiten, benötigt der PCB Microvias in den Pads und mindestens zwei Routing-Schichten unter dem Bauteil. Wenn das Design stattdessen ein QFN mit 0,5 mm Rastermaß verwendet, ist das Gehäuse größer, aber das Routing kann auf einer Standard-Zweischichtplatine mit 0,2 mm-Durchkontaktierungen erfolgen. Die Wahl hängt davon ab, ob die Platinenfläche oder die Herstellungskosten die dominierende Einschränkung darstellen.

Ball Grid Array-Pakete und Routing-Komplexität

Ball Grid Array-Pakete (BGA) verwenden eine Anordnung von Lotkugeln auf der Unterseite. Sie bieten eine hohe Pinzahl auf kompaktem Raum, allerdings ist die Routing-Herausforderung erheblich. Die inneren Kugelreihen sind vom Gehäuseumfang aus nicht direkt zugänglich, daher muss der PCB Durchkontaktierungen verwenden, um Signale zu den inneren Schichten zu bringen.

Routing-Strategien für BGA Fan-Out

Bei einem BGA mit einem Rastermaß von 1,0 mm können standardmäßige Durchkontaktierungen mit einer Bohrgröße von 0,2 mm zwischen den Kugeln platziert werden, und zwei Leiterbahnen können häufig zwischen benachbarten Durchkontaktierungen auf äußeren Schichten verlegt werden. Bei einem Rastermaß von 0,8 mm ist eine Leiterbahn zwischen den Durchkontaktierungen typisch. Für Rastermaße von 0,5 mm und darunter ist ein Via-in-Pad mit gefüllten und plattierten Vias erforderlich, und der PCB-Aufbau muss mehrere Microvia-Schichten umfassen.

Die Anzahl der benötigten Routing-Layer skaliert mit der Anzahl der BGA Bälle und dem Pitch. Eine grobe Regel: Ein BGA mit 256 Kugeln und einem Abstand von 1,0 mm kann häufig auf 4 bis 6 Schichten gefräst werden. Die gleiche Kugelanzahl bei einem Abstand von 0,5 mm kann 8 bis 12 Schichten mit versetzten Mikrovias erfordern. Jede zusätzliche Schicht erhöht die Kosten, daher hat die Wahl des Pakets direkten Einfluss auf die Anzahl der PCB Schichten und damit auf den Platinenpreis.

Via-in-Pad und gefüllte Vias

Via-in-Pad ist eine Technik, bei der ein Via direkt im BGA Pad platziert wird. Die Durchkontaktierung muss mit leitendem oder nicht leitendem Material gefüllt und anschließend plattiert werden, um eine ebene Oberfläche für die Lotkugel zu schaffen. Dies verhindert, dass das Lot während des Reflow-Lötens von der Kugel wegfließt, was zu Hohlräumen oder offenen Verbindungen führen würde. Der Via-Füllungsprozess fügt der Herstellung weitere Schritte hinzu, und die Wahl des Füllmaterials beeinflusst die Wärmeleitfähigkeit und die CTE-Anpassung. Für hochzuverlässige Designs werden mit Kupfer gefüllte Vias bevorzugt, diese sind jedoch teurer als mit Epoxidharz gefüllte Vias. Weitere Einzelheiten zu den Fülloptionen für Durchkontaktierungen finden Sie unter So wählen Sie die geeigneten Fülltypen für Durchkontaktierungen für Ihr PCB aus.

Advanced Packaging: Fan-Out und 3D-IC

Beim Fan-Out-Wafer-Level-Packaging (FOWLP) werden die I/O-Pads des Chips mithilfe einer geformten oder dielektrischen Schicht auf eine größere Fläche verteilt und anschließend Lotkugeln angebracht. Dies ermöglicht ein Gehäuse, das nur geringfügig größer als der Chip ist, aber einen Kugelabstand aufweist, der PCB-freundlicher als WLCSP ist. Fan-out-Pakete können auch mehrere Dies nebeneinander oder gestapelt integrieren, wodurch die Anzahl der separaten Komponenten auf dem PCB reduziert wird.

3D-IC-Packaging stapelt mehrere Chips vertikal mit Through-Silicon Vias (TSVs) oder Mikrobumps. Dadurch werden die Verbindungen zwischen den Chips vom PCB zum Gehäuse verlagert, was die Platinenfläche drastisch reduzieren kann. Allerdings haben 3D-IC-Gehäuse ihre eigenen Herausforderungen beim Wärmemanagement: Wärme muss durch gestapelte Dies geleitet werden, und der PCB muss über ausreichende thermische Durchkontaktierungen und Kupferebenen verfügen, um die Wärme zu verteilen.

Aus PCB-Fertigungssicht erfordern fortschrittliche Gehäuse nicht unbedingt exotische Platinentechnologie. Ein Fan-Out-Gehäuse mit einem Rastermaß von 0,4 mm benötigt immer noch Mikrovias und feine Leiterbahnbreiten, aber die Routing-Dichte ist geringer als bei einem WLCSP mit der gleichen Ballanzahl, da das Fan-Out-Paket die Bälle über eine größere Fläche verteilt. Der Kompromiss besteht zwischen den Paketkosten und den PCB-Kosten.

Wie sich der Pakettyp auf PCB Stapel und Materialien auswirkt Der IC-Pakettyp

Der Pakettyp bestimmt mehrere Stapelentscheidungen:

• Layer-Anzahl: Fine-Pitch-Pakete erfordern mehr Routing-Layer. Ein 0,4-mm-Abstand BGA kann einen 8-Schicht-Aufbau erzwingen, während ein 0,8-mm-Abstand BGA auf 4 Schichten funktionieren könnte.
• Dielektrikumsdicke: Dünne Dielektrika zwischen Mikrovia-Schichten verringern das Seitenverhältnis von lasergebohrten Vias, was die Zuverlässigkeit der Beschichtung verbessert. Allerdings erhöhen dünne Dielektrika die Kapazität zwischen den Ebenen, was die Impedanzkontrolle beeinträchtigen kann.
• Kupfergewicht: Standardkupfer von 1 oz (35 µm) ist üblich, bei Fine-Pitch-Gehäusen ist jedoch möglicherweise eine halbe Unze (18 µm) Kupfer auf den Außenschichten erforderlich, um die erforderliche Leiterbahnbreite und den erforderlichen Abstand zu erreichen. Eine halbe Unze Kupfer ist zerbrechlicher und erfordert eine sorgfältige Handhabung bei der Herstellung und Montage.
• Oberflächenbeschaffenheit: ENIG (stromlos vernickeltes Immersionsgold) wird häufig für Fine-Pitch-Gehäuse verwendet, da es eine flache Oberfläche für Lötkugeln und eine gute Lötbarkeit bietet. ENEPIG fügt eine Palladiumschicht hinzu, um Nickelkorrosion zu verhindern und wird für Drahtbonden oder wenn mehrere Reflow-Zyklen zu erwarten sind, bevorzugt. HASL ist nicht für Fine-Pitch-Gehäuse geeignet, da die unebene Oberfläche zu Lötbrücken führen kann.

Auch das Laminatmaterial spielt eine Rolle. Für Hochgeschwindigkeitssignale sind möglicherweise verlustarme Materialien wie Rogers oder Megtron erforderlich, aber sie haben andere CTE- und Feuchtigkeitsabsorptionseigenschaften als Standard-FR-4. Die Wechselwirkung zwischen dem CTE des Gehäuses und dem CTE des Laminats beeinflusst die Zuverlässigkeit der Lötverbindung bei thermischen Zyklen. Hinweise zur Materialauswahl in RF-Designs finden Sie unter Wie wählen Sie RF PCB-Material und die am häufigsten verwendeten Typen aus?.

Wärmemanagement und Paketauswahl

Das Paket bestimmt, wie die Wärme vom Chip zum PCB gelangt. QFN- und BGA-Gehäuse mit freiliegenden Wärmeleitpads oder Wärmebällen bieten einen Pfad mit geringem Widerstand zur Platine. Der PCB muss diese Wärme dann über Kupferebenen verteilen und über Durchkontaktierungen, Kühlkörper oder erzwungene Luftströmung an die Umgebung übertragen.

Bei einem QFN mit einem 4 mm × 4 mm großen freiliegenden Pad sollte der PCB ein Wärmeleitpad derselben Größe auf der oberen Schicht haben, das über eine Reihe von Wärmedurchkontaktierungen mit internen Masseebenen verbunden ist. Die Größe des Via-Bohrers und die Dicke der Beschichtung beeinflussen den Wärmewiderstand. Ein typisches thermisches Via-Array verwendet möglicherweise 0,3-mm-Bohrlöcher in einem 0,8-mm-Raster, die mit Lot oder wärmeleitendem Epoxidharz gefüllt sind, um die Wärmeübertragung zu verbessern.

Bei BGA-Paketen befinden sich die Thermokugeln normalerweise in der Mitte der Kugelanordnung. Der PCB muss diese Kugeln zu thermischen Ebenen weiterleiten, ohne die Signalweiterleitung zu blockieren. Dies erfordert häufig spezielle thermische Schichten oder geteilte Ebenen, was den Aufbau erschwert.

PCBs aus schwerem Kupfer werden manchmal für Stromversorgungsanwendungen verwendet, bei denen das Gehäuse erhebliche Wärme ableiten muss. Allerdings verändert schweres Kupfer den Ätzprozess und die minimal erreichbare Leiterbahnbreite. Eine Diskussion der Fehler in der Entwurfsphase, die bei schwerem Kupfer auftreten, finden Sie unter Häufige Fehler bei schwerem Kupfer PCB und wie man sie in der Entwurfsphase vermeidet.

Auswirkungen auf Montage und Inspektion

Fine-Pitch-Pakete stoßen an die Grenzen der SMT-Assembly. Der Lotpastendruckprozess muss ein präzises Volumen und eine präzise Ausrichtung erreichen. Bei Paketen mit einem Rastermaß von 0,4 mm sind die Schablonenöffnungen klein und die Paste muss gleichmäßig aufgetragen werden. Elektrogeformte Schablonen werden häufig verwendet, da sie glattere Öffnungswände als lasergeschnittene Schablonen bieten, was die Pastenabgabe verbessert.

Die Platzierungsgenauigkeit ist eine weitere Einschränkung. Eine Bestückungsmaschine muss einen WLCSP mit einer Genauigkeit von ±0,05 mm oder besser platzieren. Die Düse muss die Matrize handhaben, ohne sie zu zerbrechen, und das Bildverarbeitungssystem muss die Verpackungskanten und -kugeln erkennen. Nach der Platzierung muss das Reflow-Profil auf die thermische Masse des Gehäuses und die Lotlegierung abgestimmt werden. Bleifreies SAC305-Lot erfordert typischerweise eine Spitzentemperatur von etwa 245 °C, aber große Gehäuse mit hoher thermischer Masse benötigen möglicherweise einen langsameren Anstieg, um einen Thermoschock zu vermeiden.

Bei Gehäusen mit verdeckten Lötstellen ist die Inspektion schwieriger. Die Lötstellen BGA und QFN können nicht visuell von oben überprüft werden. Zur Erkennung von Hohlräumen, Brücken und offenen Fugen ist eine Röntgeninspektion erforderlich. Dies erhöht die Kosten und die Zeit beim Montageprozess. Für hochzuverlässige Anwendungen kann die automatisierte Röntgeninspektion (AXI) bei 100 % der Platinen eingesetzt werden, während bei kostengünstigeren Projekten die Röntgeninspektion möglicherweise nur bei Erstteilen oder bei Verdacht auf Mängel zum Einsatz kommt.

Die Schritte des SMT-Montageprozesses, vom Lötpastendruck bis zum Reflow und der Inspektion, werden ausführlich in Erklärt: Was sind die Schritte im SMT-Montageprozess? behandelt.

Häufige Fehler bei der Paketauswahl für miniaturisierte PCBs

Ingenieure machen bei der Auswahl von Paketen für kompakte Designs häufig die folgenden Fehler:

1. Ignoring the actual footprint and land pattern tolerances: The package datasheet gives nominal dimensions, but the land pattern must account for solder mask registration, copper feature tolerance, and component placement tolerance. A land pattern that is too tight will cause solder bridging; one that is too loose will cause open joints or poor self-alignment. 2. Assuming all BGA packages route the same way: A 0.8 mm pitch BGA with peripheral balls routes differently than one with a full array. The number of depopulated balls and the location of power/ground balls affect the routing strategy. 3. Overlooking thermal and reliability implications: A small package may fit the board area, but if it cannot dissipate heat, the design will fail in the field. Similarly, a package with a large CTE mismatch to the PCB may crack solder joints after thermal cycling. 4. Choosing a package that requires exotic PCB technology without checking manufacturer capability: A 0.3 mm pitch WLCSP may require 2 mil trace width and spacing, which not all PCB manufacturers can produce reliably. Verify the manufacturer's capability before committing to the package. 5. Not accounting for rework and repair: Fine-pitch packages are difficult to rework. If the design is likely to need field repairs, a slightly larger package with accessible leads may be a better choice.

Überprüfen der Paketkompatibilität vor dem Erstellen

Bevor Sie einen Entwurf an die Fertigung senden, überprüfen Sie Folgendes:

• Der Gehäuse-Footprint entspricht dem vom Hersteller empfohlenen Anschlussflächenmuster, nicht nur den nominalen Gehäuseabmessungen.
• Die PCB-Fertigungsmöglichkeiten erfüllen die Anforderungen: Mindestleiterbahnbreite, Abstand, Via-Bohrgröße und Seitenverhältnis.
• Das Montagehaus kann das Paket bewältigen: Platzierungsgenauigkeit, Schablonendesign, Reflow-Profil und Inspektionsfähigkeit.
• Die Oberflächenbeschaffenheit ist mit der Verpackung und dem Montageprozess kompatibel.
• Der Stackup unterstützt die Anforderungen an Routingdichte und Impedanz.

Eine DFM (Design for Manufacturability)-Überprüfung sollte die Registrierung der Lötstoppmaske, die Toleranzen der Kupfermerkmale und die Anforderungen an Via-in-Pads umfassen. Viele PCB-Hersteller bieten kostenlose DFM-Analysetools an, die diese Parameter anhand ihrer Prozessfähigkeiten überprüfen. Verwenden Sie diese, bevor Sie die endgültigen Dateien einreichen.

Was in einem RFQ für erweiterte IC-Pakete enthalten sein sollte

Wenn Sie ein Angebot für einen PCB anfordern, der erweiterte IC-Pakete verwendet, geben Sie die folgenden Informationen an:

• Vollständiger Aufbau: Anzahl der Schichten, Materialtyp, dielektrische Dicke, Kupfergewicht pro Schicht.
• Oberflächenbeschaffenheit und alle besonderen Anforderungen wie ENEPIG für mehrere Reflow-Zyklen.
• Via-Typen: Durchgangsloch, blind, vergraben, Mikrovia, Via-in-Pad und ob Vias gefüllt und plattiert sind.
• Besondere Toleranzen: Impedanzkontrolle, Registrierung und Biege-/Verdrehungsgrenzen.
• Die genauen Pakettypen und ihre Stellflächen, einschließlich Ballabstand und Padgröße.
• Der erwartete Montageprozess: Reflow-Profil, Lotlegierung und ob die Platine vom selben Hersteller montiert wird.
• Testanforderungen: ICT, Boundary Scan, Röntgeninspektion oder Funktionstest.

Durch die Bereitstellung dieser Informationen im Voraus wird das Risiko einer Fehlkommunikation verringert und sichergestellt, dass der Hersteller eine Platine produzieren kann, die der Designabsicht entspricht. Weitere Informationen dazu, wie Firmware und Software nach der Montage auf Platinen geladen werden, finden Sie unter Wie Softwareprogramme und Firmware auf PCB-Platinen installiert werden.

> Practical note: When a design uses a mix of package types—for example, a WLCSP for the main processor and QFNs for peripheral circuits—the PCB fabrication tolerances are set by the finest-pitch package. The entire board must be manufactured to that standard, not just the area under the fine-pitch component. This affects cost and yield across the whole panel.

Standards und Qualifikationskontext

IPC-2221 und IPC-2222 bieten den allgemeinen Rahmen für das PCB-Design, einschließlich Leiterabstände, Anschlussflächenmuster und Lochgrößen. IPC-6012 deckt die Qualifikations- und Leistungsanforderungen für starre PCBs ab, einschließlich elektrischer, mechanischer und Umwelttests. IPC-4101 spezifiziert die Anforderungen an Grundmaterialien, die in starren PCBs verwendet werden. IPC-TM-650 ist die Testmethodenfamilie zur Überprüfung von Materialeigenschaften und Prozessqualität. Diese Standards sind nützliche Referenzen bei der Festlegung von Designregeln und Akzeptanzkriterien, sie ersetzen jedoch nicht die spezifischen Anforderungen im Komponentendatenblatt oder den Fähigkeitsdaten des Herstellers.

Praxisbeispiel: Auswählen eines Pakets für ein tragbares Gerät

Stellen Sie sich ein tragbares Gerät mit einer PCB Fläche von 20 mm × 20 mm vor. Das Design erfordert einen Mikrocontroller, einen Beschleunigungsmesser, ein Bluetooth-Radio und passive Komponenten. Der Mikrocontroller ist in drei Paketen erhältlich:

• QFN-48: 7 mm × 7 mm, 0,5 mm Abstand. Erfordert ein 4-lagiges PCB mit Standard-Durchkontaktierungen. Der Zusammenbau ist dank Sichtprüfung unkompliziert.
• BGA-64: 6 mm × 6 mm, 0,5 mm Abstand. Erfordert ein 6-lagiges PCB mit Microvias und Via-In-Pad. Eine Röntgenuntersuchung ist erforderlich.
• WLCSP-49: 3,5 mm × 3,5 mm, 0,4 mm Abstand. Erfordert ein 8-lagiges PCB mit einer Leiterbahnbreite und einem Abstand von 2 mil. Die Montage erfordert eine hochpräzise Platzierung und Röntgenprüfung.

Die Option QFN beansprucht mehr Platinenfläche, hält aber die Herstellungs- und Montagekosten niedrig. Die WLCSP-Option spart 12 mm² Platinenfläche, erhöht aber erhebliche Kosten und Risiken. Bei einem Verbraucherprodukt mit hohem Volumen kann der WLCSP gerechtfertigt sein, wenn sich die Platinenfläche direkt auf die Produktgröße übertragen lässt. Für ein Industrieprodukt mit geringem Volumen ist QFN wahrscheinlich die bessere Wahl.

Die Entscheidung sollte auch die Beschleunigungsmesser- und Bluetooth-Funkpakete berücksichtigen. Sind diese ebenfalls Fine-Pitch, muss der PCB über alle Komponenten hinweg mit engsten Toleranzen gebaut werden. Wenn nur der Mikrocontroller ein Fine-Pitch-Modul ist, sind die Kostenauswirkungen lokal begrenzt, wirken sich jedoch immer noch auf das gesamte Panel aus.

Omini kann als PCB-Fertigungs- und EMS-Partner Ihre Paketauswahl anhand der Fertigungs- und Montagefähigkeiten überprüfen, bevor Sie sich auf ein Layout festlegen. Eine frühzeitige Einbindung des Herstellers verringert das Risiko, nach der Fertigstellung des Entwurfs eine Leistungslücke zu entdecken.

FAQ

F: Warum ist der IC-Gehäusetyp für die Miniaturisierung von PCB wichtig? A: Der IC-Gehäusetyp bestimmt die Grundfläche und die Routing-Komplexität auf dem PCB. Kleinere Pakete wie BGA, CSP und WLCSP ermöglichen mehr Funktionalität auf weniger Platz auf der Platine, erfordern jedoch einen feineren Rastermaß, eine engere Registrierung und erweiterte PCB-Fertigungs- und Montagefunktionen.

F: Was sind häufige Fehler, die Ingenieure bei der Auswahl von IC-Gehäusen für miniaturisierte PCBs machen? A: Zu den häufigsten Fehlern gehört das Ignorieren des tatsächlichen Gehäuse-Footprints und der Kontaktflächenmustertoleranzen, die Annahme, dass alle BGA-Pakete die gleichen Routing-Anforderungen haben, und das Übersehen der Auswirkungen auf Wärme und Zuverlässigkeit. Dies kann zu Routing-Überlastungen, Signalintegritätsproblemen und Montagefehlern führen.

F: Wie kann ich überprüfen, ob mein PCB-Design mit einem ausgewählten IC-Gehäuse kompatibel ist? A: Überprüfen Sie das Paketdatenblatt auf genaue Abmessungen, Ball-/Pad-Abstand und empfohlenes Anschlussflächenmuster. Führen Sie eine DFM-Analyse durch, die die Registrierung der Lötstoppmaske, die Toleranzen der Kupfermerkmale und die Anforderungen an Via-in-Pads umfasst. Bestätigen Sie außerdem die Möglichkeiten Ihres PCB-Herstellers hinsichtlich der erforderlichen Linienbreite, Abstände und Durchkontaktierungsgröße.

F: Welche Informationen sollte ich in einen RFQ für einen PCB aufnehmen, der erweiterte IC-Pakete verwendet? A: Geben Sie den vollständigen Aufbau, den Materialtyp, das Kupfergewicht, die Oberflächenbeschaffenheit, die Durchkontaktierungstypen (einschließlich Via-in-Pad) und etwaige Sondertoleranzen an. Geben Sie die IC-Gehäusetypen und ihre genauen Abmessungen an. Geben Sie außerdem den erwarteten Montageprozess (z. B. Reflow-Profil) und alle Testanforderungen wie ICT oder Boundary Scan an.

F: Wie wirkt sich die Gehäuseauswahl auf die Montage und Inspektion von PCB aus? A: Fine-Pitch-Gehäuse wie QFN und BGA erfordern präzises Drucken, Platzieren und Aufschmelzen der Lötpaste. Bei der Inspektion ist häufig eine Röntgenaufnahme der BGA Lötverbindungen erforderlich, was zusätzliche Kosten verursacht. Die Auswahl der Verpackung kann sich auch auf die Notwendigkeit fortgeschrittener Reinigungsverfahren auswirken, um Flussmittelrückstände unter der Komponente zu entfernen.

F: Wann sollte ich den PCB-Hersteller in die Paketauswahl einbeziehen? A: Beziehen Sie den Hersteller so früh wie möglich ein, idealerweise während der Komponentenauswahl und Stapelplanung. Der Hersteller kann bestätigen, ob die erforderlichen Leiterbahnbreiten, Durchgangsgrößen und Montageprozesse im Rahmen seiner Möglichkeiten liegen. Dadurch werden Neugestaltungszyklen und Zeitplanverzögerungen vermieden.

> Engineering handoff note: How to Evaluate PCB Manufacturing Risk from Automotive and ADAS Trends before the release package is frozen.