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Wählen Sie für die meisten digitalen Designs den standardmäßigen 1-2-1-2-1 6-Lagen-Aufbau – Signal, Masse, Signal, Leistung, Signal, Masse –, da er zwei solide Referenzebenen und kontrollierte Impedanz bei niedrigsten Herstellungskosten bietet. Weichen Sie nur ab, wenn die Mixed-Signal-Isolierung, serielle Hochgeschwindigkeitsverbindungen oder eine starke Stromverteilung eine andere Ebenenanordnung erfordern. Überprüfen Sie die Dicke des Dielektrikums, das Kupfergewicht und die Impedanzziele mit Ihrem Hersteller, bevor Sie Dateien freigeben.
Der standardmäßige 6-Lagen-Aufbau und seine Randbedingungen
Der in der PCB-Branche am häufigsten verwendete 6-Schichten-Aufbau ist die 1-2-1-2-1-Anordnung:
| Layer | Function | Typical Copper Weight |
|---|---|---|
| L1 (Top) | Signal | 0.5 oz or 1 oz |
| L2 | Ground | 1 oz |
| L3 | Signal | 0.5 oz or 1 oz |
| L4 | Leistung | 1 oz |
| L5 | Signal | 0.5 oz or 1 oz |
| L6 (Bottom) | Ground | 0.5 oz or 1 oz |
Diese Konfiguration legt Masse auf L2 und L6 und gibt jeder Signalschicht eine angrenzende Referenzebene. L3 verweist zur Impedanzsteuerung auf L2, während L5 auf L6 verweist. Die Leistungsebene auf L4 ist zwischen zwei Signalschichten eingebettet, wodurch eine natürliche Kapazität zwischen den Ebenen mit L3 und L5 entsteht, die bei der Hochfrequenzentkopplung hilft.
Die Randbedingungen für diesen Standardstapel sind unkompliziert. Es funktioniert gut, wenn Ihr Design moderate Signalgeschwindigkeiten (bis zu ca. 10 Gbit/s auf den äußeren Schichten bei ordnungsgemäßem Routing), standardmäßige digitale Logik und Leistungsanforderungen aufweist, die mit einer einzelnen Leistungsebene erfüllt werden können. Es wird außerdem davon ausgegangen, dass Sie nur Durchkontaktierungen verwenden, wodurch die Laminierungszyklen auf zwei und das Bohren auf einen Durchgang beschränkt bleiben.
Wenn Ihr Design diese Parameter erfüllt, gibt es keinen technischen Grund, den Aufbau zu ändern. Die Standardanordnung ist kostengünstig, herstellbar und von Fertigungsbetrieben gut verstanden. Eine Änderung erhöht die Kosten und die Vorlaufzeit, ohne die Leistung zu verbessern.
Das technische Prinzip hinter der Stapelauswahl
Signalintegrität: Referenzebenen und Rückstrom
Das Grundprinzip der Stapelauswahl ist die Rückstromverwaltung. Jede Hochgeschwindigkeitssignalspur benötigt eine kontinuierliche, angrenzende Referenzebene, um ihren Rückstrom zu übertragen. Wenn ein Signal zwischen Schichten wechselt, muss auch der Rückstrom wechseln – normalerweise durch eine Durchkontaktierung neben der Signaldurchkontaktierung.
Im standardmäßigen 1-2-1-2-1-Aufbau beziehen sich L1 und L3 auf L2 (Masse), während L5 auf L6 (Masse) verweist. Das bedeutet, dass jede Signalschicht direkt darunter einen festen Massebezug hat. Der Abstand zwischen der Signalschicht und ihrer Referenzebene bestimmt die Impedanz der Leiterbahn. Für eine 50-Ohm-Single-Ended-Leiterbahn auf L1 mit einem Dielektrikum von 4 mil zu L2 benötigen Sie normalerweise eine Leiterbahnbreite von etwa 7–8 mil mit Standard-FR4 (Dielektrizitätskonstante ca. 4,2–4,5).
Bei Differentialpaaren beeinflussen sowohl der Abstand zwischen den beiden Leiterbahnen als auch der Abstand zur Referenzebene die Impedanz. Ein 100-Ohm-Differenzialpaar auf L1 mit einem 4-mil-Dielektrikum erfordert typischerweise 5-6-mil-Leiterbahnbreiten mit 7-8-mil-Abständen. Diese Werte variieren je nach der genauen Dielektrizitätskonstante und Dicke, weshalb Sie die Stapeldaten Ihres Herstellers bestätigen müssen.
Leistungsintegrität: Flächenkapazität und Entkopplung
Der Standardstapel versorgt L4 mit Strom, wobei L3 und L5 benachbart sind. Dadurch entstehen zwei verteilte Kondensatoren: einer zwischen L3 und L4 und einer zwischen L4 und L5. Der Kapazitätswert hängt von der Dielektrikumsdicke und der Dielektrizitätskonstante ab. Bei einem 4-mil-FR4-Dielektrikum beträgt die Kapazität zwischen den Ebenen etwa 200–250 pF pro Quadratzoll.
Diese verteilte Kapazität trägt dazu bei, Netzteilrauschen bei hohen Frequenzen zu unterdrücken, bei denen diskrete Entkopplungskondensatoren induktiv werden und an Wirksamkeit verlieren. Für die meisten digitalen Designs ist dies ausreichend. Wenn Ihr Design einen sehr hohen transienten Strombedarf hat – wie etwa FPGAs mit Hunderten von gleichzeitig schaltenden Ausgängen – müssen Sie möglicherweise die Dielektrikumsdicke zwischen Strom und Masse reduzieren, um die Kapazität zu erhöhen, oder ein dediziertes Strom-Masse-Ebenenpaar hinzufügen.
Übersprechen und Isolierung
Benachbarte Signalschichten in einer 6-Lagen-Platine können über das Dielektrikum miteinander gekoppelt werden. Im Standardstapel sind L3 und L5 durch die Stromversorgungsebene auf L4 getrennt. Dies sorgt für eine natürliche Isolation. Wenn Sie Hochgeschwindigkeitssignale jedoch sowohl auf L3 als auch auf L5 verlegen, sollten Sie diese senkrecht zueinander verlegen, um die Breitseitenkopplung zu minimieren.
Für die analoge und digitale Trennung isoliert der Standardstapel empfindliche analoge Signale nicht automatisch. Sie müssen sich auf physische Trennung, Schutzspuren und geeignete Erdungsstrategien verlassen. Wenn Ihr Design über einen empfindlichen analogen Abschnitt verfügt, der digitales Schaltrauschen nicht tolerieren kann, überlegen Sie, ob der Standardaufbau ausreicht oder ob Sie eine geänderte Anordnung benötigen.
Wann vom Standardstapel abgewichen werden sollte
Mixed-Signal-Designs, die eine Isolierung erfordern
Wenn Ihre Platine sowohl empfindliche analoge Schaltkreise als auch schnelle digitale Logik enthält, bietet der Standardaufbau möglicherweise keine ausreichende Isolierung. Die Stromversorgungsebene auf L4 wird von der gesamten Platine gemeinsam genutzt, was bedeutet, dass digitales Schaltrauschen auf der Stromversorgungsebene in analoge Schaltkreise eingekoppelt werden kann.
Eine häufige Modifikation besteht darin, die Leistungsebene in separate analoge und digitale Abschnitte aufzuteilen. Dies erfordert eine sorgfältige Planung des Split-Standorts und die Sicherstellung, dass keine Signalspuren den Split überqueren. Eine Alternative besteht darin, eine dedizierte Erdungsebene neben der analogen Signalschicht zu verwenden. Dies bedeutet, dass die Schichtreihenfolge geändert werden muss, um die Erdung sowohl auf L2 als auch auf L4 zu platzieren und die Stromversorgung auf L3 oder L5 zu legen.
Eine weitere Option ist die Verwendung einer 1-1-2-2-1-1-Anordnung, bei der L2 und L3 beide Masseebenen sind und so eine abgeschirmte Umgebung für die zwischen ihnen weitergeleiteten kritischen Signale bieten. Dies ist aufgrund des zusätzlichen Kupfergewichts und der dünneren Dielektrika teurer, bietet aber eine bessere Isolierung.
Sehr schnelle serielle Verbindungen
Bei Designs mit 25 Gbit/s oder schnelleren seriellen Verbindungen bietet der Standard-Stack-up möglicherweise keine ausreichende Signalintegrität. Hochgeschwindigkeitsverbindungen erfordern eine strenge Impedanzkontrolle, was eine präzise Steuerung der Dielektrikumsdicke und der Leiterbahnbreite bedeutet. Sie profitieren außerdem von dünneren Dielektrika zwischen der Signalschicht und ihrer Referenzebene, wodurch die für eine bestimmte Impedanz erforderliche Leiterbahnbreite reduziert und die Strahlung reduziert wird.
Eine übliche Modifikation für Hochgeschwindigkeitsdesigns ist die Verwendung eines Stapels, bei dem die äußeren Signalschichten dünnere Dielektrika gegenüber den darunter liegenden Masseebenen aufweisen. Zum Beispiel ein 3-mil-Dielektrikum auf L1-L2 und L5-L6 mit einem dickeren Kern zwischen L2 und L3. Dadurch wird die Leiterbahnbreite für eine Impedanz von 50 Ohm auf etwa 5–6 mil reduziert, was bei dichten Designs einfacher zu verlegen ist.
Sie sollten auch das Laminatmaterial berücksichtigen. Standard-FR4 hat eine Dielektrizitätskonstante, die je nach Frequenz und Temperatur variiert, was zu Impedanzdrift führen kann. Für Designs mit sehr hoher Geschwindigkeit sollten Sie verlustarme Laminate wie Rogers- oder Isola-Materialien in Betracht ziehen. Die Wahl zwischen FR4- und Rogers-Materialien hängt von Ihrer Häufigkeit, Ihrem Verlustbudget und Ihren Kostenbeschränkungen ab – einen detaillierten Vergleich finden Sie in unserem Leitfaden zu FR4 vs. Rogers PCB Material: Welches sollte ich für meine Produkte wählen?.
Anforderungen an die starke Stromverteilung
Wenn Ihr Design hohen Strom verbraucht – wie etwa Leistungsverstärker, Motortreiber oder Hochleistungs-LED-Arrays – verfügt der Standardaufbau mit einer einzelnen Leistungsebene möglicherweise nicht über ausreichend Kupferquerschnitt für den Strompfad. Eine 1-Unzen-Kupferebene ist etwa 1,4 Mil dick und kann je nach Umgebungstemperatur und Kühlung bei einem Temperaturanstieg von 10 °C etwa 1 Ampere pro 10 Mil Breite tragen.
Bei Hochstromdesigns müssen Sie möglicherweise das Kupfergewicht auf der Leistungsebene auf 2 Unzen oder sogar 3 Unzen erhöhen. Dies erhöht die Kosten der Platine, ist jedoch notwendig, um einen übermäßigen Spannungsabfall und eine übermäßige Erwärmung zu verhindern. Alternativ können Sie mehrere Power Planes auf verschiedenen Layern verwenden. Dies erfordert jedoch eine Änderung der Layer-Reihenfolge und kann die Anzahl der verfügbaren Signallayer reduzieren.
Herstellungsbeschränkungen und DFM Überlegungen
Via-Typen und ihre Kostenauswirkungen
Der standardmäßige 6-Lagen-Aufbau verwendet ausschließlich Durchgangslöcher. Dies ist der kostengünstigste Ansatz, da nur ein Bohrdurchgang und ein Galvanisierungszyklus erforderlich sind. Durchgangslöcher in einer 6-Lagen-Platine haben in der Regel eine minimale Bohrgröße von 0,2 mm (8 mil) und eine fertige Lochgröße von 0,15 mm (6 mil), abhängig von den Möglichkeiten des Herstellers.
Blind- und Buried-Vias erhöhen die Anzahl der Schichten im Laminierungsprozess. Eine vergrabene Durchkontaktierung zwischen L2 und L5 erfordert einen zusätzlichen Laminierungszyklus, bevor die äußeren Schichten hinzugefügt werden. Blind Vias von L1 bis L2 oder L5 bis L6 erfordern Laserbohren und sequentielles Laminieren. Jeder zusätzliche Via-Typ erhöht die Kosten und die Vorlaufzeit.
Bevor Sie blinde oder vergrabene Vias spezifizieren, fragen Sie sich, ob das Design sie wirklich erfordert. In vielen Fällen kann eine Durchkontaktierung mit einer kleinen Bohrergröße die gleiche Routing-Dichte bei geringeren Kosten erreichen. Wenn Sie blinde oder vergrabene Vias verwenden müssen, besprechen Sie die Möglichkeiten und Kosten frühzeitig im Designprozess mit Ihrem Hersteller. Der Artikel häufige DFM-Probleme und wie man sie im PCB-Design vermeidet behandelt Fallstricke im Zusammenhang mit Vias ausführlicher.
Steuerung der dielektrischen Dicke und Impedanz
Die dielektrische Dicke zwischen einer Signalschicht und ihrer Referenzebene bestimmt die für eine Zielimpedanz erforderliche Leiterbahnbreite. Standardmäßige FR4-Prepreg- und Kernmaterialien sind in bestimmten Dicken erhältlich, typischerweise 3 mil, 4 mil, 5 mil und 6 mil. Der Aufbau des Herstellers verwendet eine Kombination dieser Materialien, um die Gesamtdicke der Platte zu erreichen.
Für impedanzgesteuerte Leiterbahnen müssen Sie die Zielimpedanz und die Schicht angeben, auf der jedes Netz geroutet wird. Der Hersteller passt dann die Leiterbahnbreite an, um die Zielimpedanz basierend auf der tatsächlichen Dielektrikumsdicke und den Materialeigenschaften zu erreichen. Aus diesem Grund sollten Sie nicht davon ausgehen, dass eine Leiterbahnbreite, die auf einer vorherigen Platine funktioniert hat, auch auf einer neuen funktioniert – die Dielektrikumsdicke kann unterschiedlich sein.
IPC-4101 definiert die Spezifikation für Laminatmaterialien, die in starren PCBs verwendet werden, einschließlich FR4 und Hochfrequenzmaterialien. Wenn Sie Ihren Aufbau mit einem Hersteller besprechen, beziehen Sie sich auf die erwartete Materialqualität IPC-4101, z. B. IPC-4101/21 für Standard-FR4 oder IPC-4101/99 für verlustarme Materialien.
Kupfergewicht und Ätztoleranz
Das Kupfergewicht beeinflusst sowohl die Impedanz als auch die Herstellbarkeit Ihrer Platine. Standardkupfergewichte sind 0,5 oz (17,5 µm), 1 oz (35 µm) und 2 oz (70 µm). Das Kupfergewicht auf den Außenschichten wird typischerweise als Basiskupfergewicht vor dem Plattieren angegeben. Durch die Durchkontaktierung werden den Außenschichten und den Durchkontaktierungshülsen etwa 0,5 bis 1 Unze Kupfer hinzugefügt.
Bei impedanzgesteuerten Leiterbahnen beeinflusst die Kupferdicke die Leiterbahnimpedanz. Dickeres Kupfer verringert die Impedanz für eine bestimmte Leiterbahnbreite. Der Impedanzrechner des Herstellers berücksichtigt die endgültige Kupferdicke, einschließlich der Beschichtung. Wenn Sie 1 Unze Kupfer auf den Außenschichten angeben, kann die endgültige Kupferdicke nach dem Plattieren 1,5–2 Unzen betragen, was die Impedanz verändert.
> Practical note: When you request impedance control, the manufacturer will adjust trace widths to hit the target impedance based on their actual stack-up. Do not fix trace widths in your design rules unless you have already confirmed them with your manufacturer. A 50-ohm trace on one manufacturer's stack-up may be 7 mils, while on another it may be 8 mils.
Plattendicke und Verzug
Die Gesamtdicke einer 6-Lagen-Platine hängt von den verwendeten dielektrischen Materialien und Kupfergewichten ab. Eine typische 6-Lagen-Platte ist 1,6 mm (62 mil) dick, was dem Industriestandard entspricht. Abhängig von Ihren mechanischen Anforderungen können Sie jedoch dünnere oder dickere Platten verwenden.
Dünnere Platinen (1,0–1,2 mm) sind leichter und passen in engere Gehäuse, sind jedoch anfälliger für Verformungen, insbesondere bei asymmetrischer Kupferverteilung. Dickere Platinen (2,0–2,4 mm) sind steifer und bieten eine bessere mechanische Unterstützung, erfordern jedoch längere Bohrzeiten und können höhere Seitenverhältnisse für Durchkontaktierungen aufweisen.
Um Verformungen zu minimieren, achten Sie auf eine gleichmäßige Kupferverteilung über die Schichten hinweg. Wenn L1 starke Kupferfüllungen aufweist, stellen Sie sicher, dass L6 eine ähnliche Kupferabdeckung aufweist. Das Gleiche gilt für L2 und L5 sowie L3 und L4. Ein unausgeglichener Aufbau kann dazu führen, dass sich die Platine nach dem Reflow-Löten verbiegt oder verdreht, was zu Montagefehlern führen kann. Im Artikel SMT AOI Inspektionsabdeckung wird erläutert, wie Verzug und andere Mängel während der Montage erkannt werden.
Häufige Fehler, die während der DFM-Überprüfung zu Nacharbeit führen
Fehler 1: Keine Angabe der Impedanzanforderungen
Viele Designer gehen davon aus, dass der Hersteller die Impedanz aller Leiterbahnen automatisch regelt. Dies ist nicht der Fall. Die Impedanzsteuerung erfordert die explizite Angabe der Zielimpedanz, der Schicht und des Netznamens für jede gesteuerte Spur. Wenn Sie dies nicht angeben, produziert der Hersteller die Platine mit Standardleiterbahnbreiten, die möglicherweise nicht Ihren Anforderungen an die Signalintegrität entsprechen.
Fehler 2: Ignorieren der Stack-Up-Fähigkeit des Herstellers
Jeder Hersteller verfügt über eine Reihe von Standard-Stackups, die er bereits validiert hat. Wenn Sie einen kundenspezifischen Stapel entwerfen, der nicht mit den Standardmaterialien übereinstimmt, muss der Hersteller möglicherweise spezielle Materialien bestellen, was die Vorlaufzeit und die Kosten erhöht. Bevor Sie einen individuellen Aufbau entwerfen, fragen Sie Ihren Hersteller nach seinen standardmäßigen 6-Lagen-Aufbauoptionen.
Fehler 3: Leiterbahnen über Ebenenteilungen verlegen
Wenn Sie die Leistungsebene auf L4 in mehrere Spannungsdomänen aufteilen, stellen Sie sicher, dass keine Signalspuren auf L3 oder L5 die Aufteilung kreuzen. Das Überqueren einer Ebenenteilung zwingt den Rückstrom dazu, einen längeren Weg zu nehmen, was die Schleifenfläche vergrößert und zu Problemen mit der Signalintegrität führen kann. Wenn Sie eine Teilung überqueren müssen, verwenden Sie eine Erdungsebene auf der angrenzenden Ebene oder fügen Sie Verbindungskondensatoren über der Teilung hinzu.
Fehler 4: Verwendung blinder und vergrabener Vias ohne Begründung
Blinde und vergrabene Vias werden oft aus Gewohnheit oder weil sie in einem früheren Design verwendet wurden, spezifiziert. Sie erhöhen die Kosten und die Vorlaufzeit erheblich. Überprüfen Sie Ihr Routing, um festzustellen, ob Durchkontaktierungen das gleiche Ergebnis erzielen können. In vielen Fällen kann ein kleines Durchgangsloch (0,2-mm-Bohrer) an derselben Stelle wie ein Sackloch platziert werden.
Fehler 5: Kein Stapelbericht anfordern
Fordern Sie immer einen Stapelbericht von Ihrem Hersteller an, bevor Sie das Design für die Produktion freigeben. Dieser Bericht zeigt die Schichtreihenfolge, dielektrische Materialien und Dicken, Kupfergewichte und Impedanzberechnungen. Überprüfen Sie es sorgfältig, um sicherzustellen, dass es Ihren Designanforderungen entspricht. Wenn der Aufbau des Herstellers von Ihren Annahmen abweicht, sind Ihre Impedanzberechnungen möglicherweise falsch.
Überprüfen Sie die Checkliste und die Entscheidungstabelle
Bevor Sie Ihr 6-schichtiges PCB-Design zur Fertigung schicken, verwenden Sie die folgende Checkliste, um Ihren Aufbau zu überprüfen:
| Check Item | What to Verify | Warum es wichtig ist |
|---|---|---|
| Layer order | Signal-Ground-Signal-Power-Signal-Ground | Provides reference planes for all signal layers |
| Dielectric thickness | Confirm with manufacturer's stack-up report | Determines trace width for target impedance |
| Copper weight | Confirm base and finished copper weight | Affects impedance, current capacity, and cost |
| Impedance requirements | Specify target impedance, layer, and net names | Ensures controlled impedance on critical traces |
| Via type | Through-hole only unless justified | Blind/buried vias increase cost and lead time |
| Plane splits | No signal traces crossing splits | Prevents return current discontinuity |
| Copper balance | Symmetric copper distribution across layers | Minimizes warpage during reflow |
| Material grade | IPC-4101 grade for laminate | Ensures consistent dielectric properties |
| Test coupons | Request impedance test coupons | Verifies impedance after fabrication |
Entscheidungstabelle für die Stapelauswahl
| Design Condition | Recommended Stack-Up | Rationale |
|---|---|---|
| Digital logic, <10 Gbps, single power rail | Default 1-2-1-2-1 | Lowest cost, adequate SI/PI |
| Mixed analog/digital, sensitive analog section | Modified with split power plane or additional ground | Isolates noise sources |
| 25 Gbps+ serial links | Thin dielectrics on outer layers, low-loss laminate | Tight impedance control, reduced loss |
| High current, power distribution | Increased copper weight on power plane | Prevents voltage drop and heating |
| Dense routing, BGA with fine pitch | Consider blind vias on outer layers | Improves routing density, higher cost |
Fragen, die Sie Ihrem Hersteller stellen sollten
Wenn Sie bereit sind, Ihr 6-Schicht-Design zur Fertigung zu schicken, stellen Sie Ihrem Hersteller die folgenden Fragen:
1. What is your standard 6-layer stack-up? Ask for the exact layer order, dielectric materials, and thicknesses. Compare this with your design assumptions.
2. What dielectric thickness tolerance do you hold? A ±10% tolerance on a 4-mil dielectric means the impedance can vary by approximately ±5%. This may be acceptable for some designs but not for others.
3. What copper weights do you offer for inner and outer layers? Confirm that your specified copper weight is available and understand the finished copper thickness after plating.
4. Can you control impedance to ±10% or better? Most manufacturers can achieve ±10% impedance tolerance, but some can achieve ±5% with tighter process control. This may affect cost.
5. Do you provide impedance test coupons? Test coupons are small test structures on the panel that are measured after fabrication to verify impedance. This is essential for high-speed designs.
6. What is your capability for blind and buried vias? If your design requires them, confirm the minimum drill size, aspect ratio, and additional cost.
7. What laminate materials do you stock? If you need low-loss materials, confirm availability and lead time. Standard FR4 is always available, but specialty materials may need to be ordered.
8. What is your standard board thickness tolerance? A 1.6 mm board typically has a tolerance of ±10%. If your mechanical enclosure requires tighter tolerance, discuss this with the manufacturer.
Weitere Informationen zur Auswahl eines Fertigungspartners finden Sie in unserem Leitfaden zur Auswahl eines zuverlässigen PCB Herstellers für Ihr Projekt. Für die Überprüfung der Stapelfähigkeit gilt die gleiche Sorgfaltspflicht wie für die Bewertung der gesamten Fertigungsqualität.
Überlegungen zur Zuverlässigkeit und Qualifikation
IPC-6012 und Vorstandsqualifikation
IPC-6012 ist die Qualifikations- und Leistungsspezifikation für starre PCBs. Es definiert die Anforderungen für die Endprüfung der Platine, einschließlich Leiterabstand, Beschichtungsdicke und Lötbarkeit. Wenn Sie Ihre 6-Lagen-Platinen erhalten, sollten diese je nach Anwendung die Anforderungen der IPC-6012 Klasse 2 oder Klasse 3 erfüllen. Klasse 3 ist für hochzuverlässige Anwendungen wie medizinische Geräte und Luft- und Raumfahrtsysteme vorgesehen.
Der von Ihnen gewählte Stapel wirkt sich auf Ihre Fähigkeit aus, die Anforderungen von IPC-6012 zu erfüllen. Wenn Sie beispielsweise ein sehr dünnes Dielektrikum (2 mil) zwischen einer Signalschicht und ihrer Referenzebene verwenden, muss der Hersteller sicherstellen, dass das Dielektrikum der Spannungsbelastung ohne Durchschlag standhält. Dies wird im Rahmen des Qualifizierungsprozesses geprüft.
Materialtests und IPC-TM-650
IPC-TM-650 ist das Testmethodenhandbuch zur Bewertung von Laminatmaterialien und fertigen Platten. Zu den Tests gehören die Messung der Dielektrizitätskonstante und des Verlustfaktors, die Schälfestigkeit und die Prüfung der thermischen Belastung. Wenn Sie ein nicht standardmäßiges Laminat verwenden, fragen Sie Ihren Hersteller nach Testdaten dieser Methoden, um sicherzustellen, dass das Material Ihren Anforderungen entspricht.
Für Standard FR4 wird die Dielektrizitätskonstante typischerweise mit 1 MHz und 1 GHz angegeben. Der Wert bei 1 GHz ist für digitales Hochgeschwindigkeitsdesign relevanter. Ein typischer FR4 hat eine Dielektrizitätskonstante von 4,2–4,5 bei 1 GHz und einen Verlustfaktor von 0,015–0,020. Verlustarme Materialien haben Verlustfaktoren unter 0,005, was die Signaldämpfung bei hohen Frequenzen verringert.
Überlegungen zur Montage
Die Stapelung wirkt sich auch auf die Baugruppenausbeute aus. Eine Platine mit übermäßiger Verformung kann zu Lötfehlern führen, insbesondere bei großen BGAs und QFNs. Im Artikel Flex PCB Herstellungsprozess werden Laminierungs- und Materialauswahlprinzipien erörtert, die auch für starre Platinen gelten, insbesondere im Hinblick auf Kupferausgleich und Wärmemanagement.
Beim Reflow-Löten dehnt sich die Platine mit der Temperatur aus und zieht sich zusammen. Ein ausgewogener Aufbau mit symmetrischer Kupferverteilung minimiert Verzug. Wenn Ihr Design auf der einen Seite schweres Kupfer und auf der anderen leichtes Kupfer aufweist, sollten Sie erwägen, auf der gegenüberliegenden Seite einen Kupferguss hinzuzufügen, um die thermische Masse auszugleichen.
Bei Omini überprüfen wir Stapelkonstruktionen im Rahmen unserer DFM-Prüfung vor der Produktion. Wir überprüfen, ob die Schichtreihenfolge, die dielektrischen Materialien und die Kupfergewichte herstellbar sind und dass die Impedanzanforderungen erreichbar sind. Diese Überprüfung ist Teil unseres Standardprozesses für 6-lagige und höherlagige Platinen.
Endgültige Überprüfung vor der Veröffentlichung
Bevor Sie Ihr 6-Schicht-Design für die Fertigung freigeben, führen Sie die folgenden Überprüfungsschritte durch:
1. Confirm the layer order matches your design intent. A single layer swap can render the board non-functional.
2. Verify that all impedance-controlled nets are specified with target impedance, layer, and net name. Check that the trace widths in your layout match the manufacturer's recommended values.
3. Review the drill file to confirm that all vias are through-hole unless you have explicitly specified blind or buried vias. Check that the minimum drill size is within the manufacturer's capability.
4. Check for plane splits under high-speed traces. Use your CAD tool to visualize the reference plane beneath each critical trace.
5. Request a stack-up report from your manufacturer before production. Compare it with your design assumptions and flag any discrepancies.
6. Request impedance test coupons on the panel. These are low-cost additions that verify the impedance after fabrication and provide traceability for your quality records.
Durch die Befolgung dieses Prozesses können Sie einen 6-Lagen-Aufbau auswählen, der Ihren Leistungsanforderungen entspricht, ohne für unnötigen Fertigungsaufwand zu zahlen. Der standardmäßige 1-2-1-2-1-Aufbau ist für die meisten Designs die richtige Wahl, und Abweichungen sollten durch spezifische technische Anforderungen gerechtfertigt sein.
> Engineering handoff note: How to Evaluate HDI Microvia Aspect Ratio Risk Before PCB Fabrication before the release package is frozen.
> Engineering handoff note: How to Evaluate High-Speed PCB Signal Integrity Risk Before Fabrication before the release package is frozen.